JPS6171645A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6171645A JPS6171645A JP19410284A JP19410284A JPS6171645A JP S6171645 A JPS6171645 A JP S6171645A JP 19410284 A JP19410284 A JP 19410284A JP 19410284 A JP19410284 A JP 19410284A JP S6171645 A JPS6171645 A JP S6171645A
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- JP
- Japan
- Prior art keywords
- pellet
- pellets
- wafer
- semiconductor device
- hfe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子の電気的特性検査後半導体素子を
容器に収容する半導体装置の製造方法に関するものでち
る。
容器に収容する半導体装置の製造方法に関するものでち
る。
従来の半導体装置の組立方法は、組立工程の冒頭部にお
いて実施されるペンット選別作業により、ウェハー内の
ペレット全数の電気特性の検査を行ない、要求項目の諸
条件の全てを満足するペレットを良品ペレットと判断し
、そして該ペレット以外の不良品ペレットには同時に針
傷あるいはインク印を付け、その後針傷やインク印を目
印にして良・不良品を分離し、後工程の外観選別作業で
不良品を取り除き、さらにその後ペレットを容器に取９
付けるというものであった。
いて実施されるペンット選別作業により、ウェハー内の
ペレット全数の電気特性の検査を行ない、要求項目の諸
条件の全てを満足するペレットを良品ペレットと判断し
、そして該ペレット以外の不良品ペレットには同時に針
傷あるいはインク印を付け、その後針傷やインク印を目
印にして良・不良品を分離し、後工程の外観選別作業で
不良品を取り除き、さらにその後ペレットを容器に取９
付けるというものであった。
ところで、一般に１公知の熱拡散法によって不純物を拡
散されたウェハーでは、拡散時における不純物を含有す
るガスの流束密度分布、そしてウェハー面内での温度分
布と不純物のウェハーに対する固溶度の温度依存性の為
に、第１ａ図のようなウェハーに於いては第１ｂ図に示
す如く層抵抗は固有の分布を示す。
散されたウェハーでは、拡散時における不純物を含有す
るガスの流束密度分布、そしてウェハー面内での温度分
布と不純物のウェハーに対する固溶度の温度依存性の為
に、第１ａ図のようなウェハーに於いては第１ｂ図に示
す如く層抵抗は固有の分布を示す。
従って、熱拡散法によって、ＰＮ接合の形成されたバイ
ポーラ・トランジスタにおいては、エミッタより注入さ
れ比電荷のペース−コレクタ間における輸送係数の面内
ばらつき等の理由により、電流増幅率（以下ｈ■と称す
。）の面内分布は第１ｃ図の様になることが知られてい
る。同且つ、ウヱハー径の大型化は世の趨勢でち９、ウ
エノ・−径の大型化に伴ない、前記製造法によるトラン
ジスタでは、増幅率の面内ばらつき幅はよシ一層大きく
なる傾向にある。
ポーラ・トランジスタにおいては、エミッタより注入さ
れ比電荷のペース−コレクタ間における輸送係数の面内
ばらつき等の理由により、電流増幅率（以下ｈ■と称す
。）の面内分布は第１ｃ図の様になることが知られてい
る。同且つ、ウヱハー径の大型化は世の趨勢でち９、ウ
エノ・−径の大型化に伴ない、前記製造法によるトラン
ジスタでは、増幅率の面内ばらつき幅はよシ一層大きく
なる傾向にある。
特に、ホトトランジスタと発光素子とを組み合わせ、入
力側の発光素子によシ光信号が出力側のホト・トランジ
スタに伝達されて信号変換される光結合半導体装置にお
いては、電気信号の入出力間における電流値の比を示す
電流伝達効率（ＣｕｒｒｅｎｔＴｒａｎｓｆｅｒ Ｒａ
ｔｉｏ （、以下ＣＴＲと称す。）ノ市場要求は非常に
狭い範囲である。
力側の発光素子によシ光信号が出力側のホト・トランジ
スタに伝達されて信号変換される光結合半導体装置にお
いては、電気信号の入出力間における電流値の比を示す
電流伝達効率（ＣｕｒｒｅｎｔＴｒａｎｓｆｅｒ Ｒａ
ｔｉｏ （、以下ＣＴＲと称す。）ノ市場要求は非常に
狭い範囲である。
一般的に、ＣＴＲを決定する要因として以下の４つの要
因が考えられている。
因が考えられている。
（１）発光素子の発光効率
（２）光の通過する径路の伝達効率
（３） ホト・トランジスタの光生成電流（感度）（
４） ホト命トランジスタのｈＦＥ故に、ＣＴＲの分
布は以上４項目の分布の積であり、非常に制御が困難で
ある。しかしながら、（４項は他に比較して再現性の良
いことが知られておｆｉ、ＣＴＲの制御は、ホト・トラ
ンジスタのｈＦ］ｃで制御している。し次がってホト會
トランジスタのｈｒｚの制御範囲も非常に狭い範囲が要
求されている。
４） ホト命トランジスタのｈＦＥ故に、ＣＴＲの分
布は以上４項目の分布の積であり、非常に制御が困難で
ある。しかしながら、（４項は他に比較して再現性の良
いことが知られておｆｉ、ＣＴＲの制御は、ホト・トラ
ンジスタのｈＦ］ｃで制御している。し次がってホト會
トランジスタのｈｒｚの制御範囲も非常に狭い範囲が要
求されている。
ところが、前述の製造方法によるバイポーラ・ホト・ト
ランジスタではｈＦ］ｃのウェハー面内ばらつきが存在
するという事実がある。然るに一方、このようなトラン
ジスタを用いた光結合素子は、ＣＴＲの値によシ複数の
ランクに分割されるのが常識となっておシ、最終組立完
了品の歩留り向上とランク毎の発生比率の精度を向上さ
せるために、１枚のウェハーでひとつのＣＴＲのランク
に対応させて使用する方法が一般的である。ゆえに、第
２図に示す同一のウェハーからある製品については領域
１にあるｈＦＥが要求され、又別の製品については、領
域２にあるｂｌＫが要求されるといった事態が生じ、従
来方法の半導体装置の製造方法では多数の良品ペレット
を不良品として無駄にして収率が悪いという欠点がある
。
ランジスタではｈＦ］ｃのウェハー面内ばらつきが存在
するという事実がある。然るに一方、このようなトラン
ジスタを用いた光結合素子は、ＣＴＲの値によシ複数の
ランクに分割されるのが常識となっておシ、最終組立完
了品の歩留り向上とランク毎の発生比率の精度を向上さ
せるために、１枚のウェハーでひとつのＣＴＲのランク
に対応させて使用する方法が一般的である。ゆえに、第
２図に示す同一のウェハーからある製品については領域
１にあるｈＦＥが要求され、又別の製品については、領
域２にあるｂｌＫが要求されるといった事態が生じ、従
来方法の半導体装置の製造方法では多数の良品ペレット
を不良品として無駄にして収率が悪いという欠点がある
。
本発明の目的は、かかる製造工程において、ウェハー内
のペレット収率向上を可能とする半導体装置の製造方法
を提供するものである０〔問題点を解決するための手段
〕 本発明によれば、ウェハー内の任意のペレットを基準ペ
レットに定め、各ペレットはその相対位置によりウェハ
ー内でのアドレスが与えられる。
のペレット収率向上を可能とする半導体装置の製造方法
を提供するものである０〔問題点を解決するための手段
〕 本発明によれば、ウェハー内の任意のペレットを基準ペ
レットに定め、各ペレットはその相対位置によりウェハ
ー内でのアドレスが与えられる。
そして、ここでペレットの特性検査時に各アドレスと検
査データとを対応してペレット・チェッカーの有する記
憶装置に記憶を行ない、その後ウェハーのペレットを容
器に取り付ける時点で、検査データを記憶装置から読み
込み、且つ同時に所望の規格を満足するか否かを判別し
た後、満足するペレットのみを容器に取り付ける。
査データとを対応してペレット・チェッカーの有する記
憶装置に記憶を行ない、その後ウェハーのペレットを容
器に取り付ける時点で、検査データを記憶装置から読み
込み、且つ同時に所望の規格を満足するか否かを判別し
た後、満足するペレットのみを容器に取り付ける。
従って、本発明によればある特性領域のペレットをひと
つの製品に使用し、他の特性領域のペレットを別の製品
に使用することが可能となり、結局ペレットの特性検査
時不良品として排除していた領域をも使用することがで
きるため収率が向上する。
つの製品に使用し、他の特性領域のペレットを別の製品
に使用することが可能となり、結局ペレットの特性検査
時不良品として排除していた領域をも使用することがで
きるため収率が向上する。
以下、図面を参照してその一実施例を説明する。
第３図は本発明の一実施例に係わる受光素子のホト・ト
ランジスタのペレット平面図を与えるもの、第４図は同
ペレットの構成する半導体ウエノ・−の平面図を示すも
のであｐ、ｘｙ座標の基準ペレット３の平面図は第５図
に示すように、他のペレット１２とは異るパターンを作
成することによシ認知可能である。又ペレットのウニＩ
・−内での位置は任意に選ぶことができる。又、ペレッ
ト３のパターンは該半導体装置を製造する際使用される
ガラス製のホト・マスク上に形成するパターンに盛９込
むことによって容易に得ることが可能であシ、場合によ
っては拡散終了後レーザ・マーカー等によシ、任意のペ
レットに傷を付け、ペレツトを基準とすることも可能で
める０ 本ウェハーのペレットの特性検査時には、前記の基準ペ
レットを原点として、他のペレットは第４図中に示され
ているＸＹ座標軸に従った座標値を持つ。すなわち、基
準ペレットの近傍を拡大したものが第６図であるが、当
図中各ペレットの座標値は、ペレット３，４，５．・・
・１０．１１は各々（Ｘ、Ｙ）＝（０，０）、（１，０
）、（１゜−１）、・・・（ｏ 、ｔ ） 、（１，、
１＞の如く対応し、以上はＸＹ位置検出器及び、当測定
機の有するプログラム機能によって沼識される。このよ
うにしてウェハーの全ペレットのアドレスを定義づける
ことができる。そして、各ペレットにおけるｈＦΣ実測
値とそのアドレスは、１対１に対応つけられ当データは
第８図に示すような、自動測定機に接読された外部記憶
装置１５１例えばフロッピー・ディスク等に記１麓され
る。
ランジスタのペレット平面図を与えるもの、第４図は同
ペレットの構成する半導体ウエノ・−の平面図を示すも
のであｐ、ｘｙ座標の基準ペレット３の平面図は第５図
に示すように、他のペレット１２とは異るパターンを作
成することによシ認知可能である。又ペレットのウニＩ
・−内での位置は任意に選ぶことができる。又、ペレッ
ト３のパターンは該半導体装置を製造する際使用される
ガラス製のホト・マスク上に形成するパターンに盛９込
むことによって容易に得ることが可能であシ、場合によ
っては拡散終了後レーザ・マーカー等によシ、任意のペ
レットに傷を付け、ペレツトを基準とすることも可能で
める０ 本ウェハーのペレットの特性検査時には、前記の基準ペ
レットを原点として、他のペレットは第４図中に示され
ているＸＹ座標軸に従った座標値を持つ。すなわち、基
準ペレットの近傍を拡大したものが第６図であるが、当
図中各ペレットの座標値は、ペレット３，４，５．・・
・１０．１１は各々（Ｘ、Ｙ）＝（０，０）、（１，０
）、（１゜−１）、・・・（ｏ 、ｔ ） 、（１，、
１＞の如く対応し、以上はＸＹ位置検出器及び、当測定
機の有するプログラム機能によって沼識される。このよ
うにしてウェハーの全ペレットのアドレスを定義づける
ことができる。そして、各ペレットにおけるｈＦΣ実測
値とそのアドレスは、１対１に対応つけられ当データは
第８図に示すような、自動測定機に接読された外部記憶
装置１５１例えばフロッピー・ディスク等に記１麓され
る。
−４、Ａｍペレット・チェックの終了したウェハーは「
スクライプあるいはダイシングル粘着テープ貼り寸け〜
プレーキングルテープ引き呻し」の工程を経てマクント
作業直前には第７図に示された状態にて、各々独立した
ペレットとなるが、このウェハーのペレットをマウント
する際に該フル・オート・マウンターは画像認識、ＸＹ
位置検出、及びプログラム機能を保有することにより各
ペレットのアドレスの認識が可能であり、且つ外部記憶
装置１３と互換性のある外部記憶装置１４を用いること
によシ、ペレットひとつひとつの特性を知ることが可能
となる。
スクライプあるいはダイシングル粘着テープ貼り寸け〜
プレーキングルテープ引き呻し」の工程を経てマクント
作業直前には第７図に示された状態にて、各々独立した
ペレットとなるが、このウェハーのペレットをマウント
する際に該フル・オート・マウンターは画像認識、ＸＹ
位置検出、及びプログラム機能を保有することにより各
ペレットのアドレスの認識が可能であり、且つ外部記憶
装置１３と互換性のある外部記憶装置１４を用いること
によシ、ペレットひとつひとつの特性を知ることが可能
となる。
かくして、各ペレット毎のｈｙＩを管理して、該測定値
をその時点での所望の規格と比較及び判別を行ない、当
規格を満足するもののみを容器に取シ付けを行ない、製
造ラインに流すことが可能となる。そして残シの良品ペ
レットは、別の製品に流すことが出来、高い収率が維持
出来る。
をその時点での所望の規格と比較及び判別を行ない、当
規格を満足するもののみを容器に取シ付けを行ない、製
造ラインに流すことが可能となる。そして残シの良品ペ
レットは、別の製品に流すことが出来、高い収率が維持
出来る。
本発明の半導体装置の製造法によれば、ウエノ１−内の
ホト・トランジスタを余す所なく利用できるのみならず
、最終製品におけるＣＴＲの厳しい精度の要求をも実現
することが可能となる。
ホト・トランジスタを余す所なく利用できるのみならず
、最終製品におけるＣＴＲの厳しい精度の要求をも実現
することが可能となる。
上述した所は、本発明をホト・トランジスタのｈＦＥに
適用した場合について説明し次が、本発明はかかる実施
例のみに限定されず、一般的な半導体装置の製造方法に
適用し得るものである。
適用した場合について説明し次が、本発明はかかる実施
例のみに限定されず、一般的な半導体装置の製造方法に
適用し得るものである。
第１ａ図は従来の半導体ウエノ＼−を示す平面図、第１
ｂ図は該ウェノ・−の直径上での層抵抗分布を示す図、
第１Ｃ図は同ｈｒＥ分布を示す図である。 第２図は従来のウェハーの利用分布を示す平面図、ｉ３
図はホト・トランジスタ・ペレットを示す平面図、第４
図は本発明の実施例に係る半導体ウェハースを示す平面
図、第５図は１個のペレットを示す平面図、第６図は第
４図の半導体ウエノ１−スの一部拡大図、第７図はベレ
ッタイズされた状態を示す平面図、第８図はペレット・
チェッカーのシステム図、第９図はフル曇オート・マウ
ンターのシステム図である。 ３・−・・・ペレット座標を決定するところの基準ペレ
ット、４〜１１・・・・・・基準ペレットに隣接する８
つのペレット、１２・・・・・・半導体装置を形成する
ペレット、１２′・・・・・・半導体装置を形成するペ
レット、１３・・・・・・粘着テープ、１４・・・・・
・リング、１５・・・・・・ 。 ペレット−チェッカーの有する記憶装置、１６・・・・
・・フル・オート・マウンターの有する記憶装置０ｊＣ
Ｉ−＼ 代理人 弁理士 内 原 ０１ ： 第１ａ図 ： 第２図 第５図 第４図 第８図 第７図
ｂ図は該ウェノ・−の直径上での層抵抗分布を示す図、
第１Ｃ図は同ｈｒＥ分布を示す図である。 第２図は従来のウェハーの利用分布を示す平面図、ｉ３
図はホト・トランジスタ・ペレットを示す平面図、第４
図は本発明の実施例に係る半導体ウェハースを示す平面
図、第５図は１個のペレットを示す平面図、第６図は第
４図の半導体ウエノ１−スの一部拡大図、第７図はベレ
ッタイズされた状態を示す平面図、第８図はペレット・
チェッカーのシステム図、第９図はフル曇オート・マウ
ンターのシステム図である。 ３・−・・・ペレット座標を決定するところの基準ペレ
ット、４〜１１・・・・・・基準ペレットに隣接する８
つのペレット、１２・・・・・・半導体装置を形成する
ペレット、１２′・・・・・・半導体装置を形成するペ
レット、１３・・・・・・粘着テープ、１４・・・・・
・リング、１５・・・・・・ 。 ペレット−チェッカーの有する記憶装置、１６・・・・
・・フル・オート・マウンターの有する記憶装置０ｊＣ
Ｉ−＼ 代理人 弁理士 内 原 ０１ ： 第１ａ図 ： 第２図 第５図 第４図 第８図 第７図
Claims (1)
- 半導体ウェハーに多数個のペレットを形成し、該半導
体ウェハーの特性検査時、電気特性値を各ペレットにつ
いて１対１に対応させて記憶し、上記ペレットをマウン
ト・エリアに取り付ける際に、記憶内容を読み出し、且
つ同時に該情報の判別を行ない、所望の特性をもつペレ
ットのみを選択的に取り付けることを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410284A JPS6171645A (ja) | 1984-09-17 | 1984-09-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19410284A JPS6171645A (ja) | 1984-09-17 | 1984-09-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6171645A true JPS6171645A (ja) | 1986-04-12 |
Family
ID=16318974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19410284A Pending JPS6171645A (ja) | 1984-09-17 | 1984-09-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6171645A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633173A (en) * | 1994-07-14 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Method for detecting wafer defects |
| JP2005277232A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | 半導体ウエハ及びその製造方法 |
-
1984
- 1984-09-17 JP JP19410284A patent/JPS6171645A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5633173A (en) * | 1994-07-14 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Method for detecting wafer defects |
| JP2005277232A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | 半導体ウエハ及びその製造方法 |
| JP4585215B2 (ja) * | 2004-03-26 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体ウエハ及びその製造方法 |
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