JP2005277232A - 半導体ウエハ及びその製造方法 - Google Patents
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Abstract
【解決手段】 複数の素子パターンが形成されたレチクルを用いて複数回縮小投影露光される半導体ウエハ2において、複数ある露光工程のうち1つ以上の露光工程で、素子パターンが露光されていない非露光部1を有する。
【選択図】 図1
Description
一方、半導体ウエハの製造工程において、配線・電極形成と表面保護膜の形成後に1素子ずつ電気的な特性チェックが行われる。電気的な測定は1素子ずつその測定電極に探針(プローブ)を当てて行われるが、その良否判定結果は、特性チェック装置によって不良打点される場合と、不良素子のデータをホストコンピュータに記憶しておき、後にそのデータに基づきマーキング装置を用いて不良打点する場合がある。
2 半導体ウエハ
3 オリエンテーション・フラット(OF)
4 レチクル
5 1ショット分の素子パターン
6 1素子分のパターン
A ウエハ外周上の点
B ウエハ外周上の点
C ウエハ外周上の点
O 計算上のウエハ中心
Claims (6)
- 複数の素子パターンが形成されたレチクルを用いて複数回縮小投影露光される半導体ウエハにおいて、複数ある露光工程のうち1つ以上の露光工程で、素子パターンが露光されていない非露光部を有することを特徴とする半導体ウエハ。
- 前記非露光部が、前記半導体ウエハの中心から前記半導体ウエハの半径の1/2以内の位置に形成されていることを特徴とする請求項1記載の半導体ウエハ。
- 半導体ウエハの露光面を前記半導体ウエハの中心を通りオリエンテーションフラットに平行な直線と垂直な直線によって4つの露光ブロックに分割し、オリエンテーションフラットを下にして、右上の露光ブロックを露光する際には最初のショットの最左下の位置がウエハ中心から右に1/2素子分、下に1/2素子分移動した位置から露光が行われ、右下の露光ブロックを露光する際には最初のショットの最左上の位置がウエハ中心から左に1/2素子分、下に1/2素子分移動した位置から露光が行われ、左下の露光ブロックを露光する際には最初のショットの最右上の位置がウエハ中心から左に1/2素子分、上に1/2素子分移動した位置から露光が行われ、左上の露光ブロックを露光する際には最初のショットの最右下の位置がウエハ中心から右に1/2素子分、上に1/2素子分移動した位置から露光が行われたことを特徴とする請求項1又は2記載の半導体ウエハ。
- 複数の素子パターンが形成されたレチクルを用いて複数回縮小投影露光される半導体ウエハの製造方法において、複数ある露光工程のうち1つ以上の露光工程で、素子パターンが露光されていない非露光部を形成することを特徴とする半導体ウエハの製造方法。
- 前記非露光部が、前記半導体ウエハの中心から前記半導体ウエハの半径の1/2以内の位置に形成されることを特徴とする請求項4記載の半導体ウエハの製造方法。
- 半導体ウエハの露光面を前記半導体ウエハの中心を通りオリエンテーションフラットに平行な直線と垂直な直線によって4つの露光ブロックに分割し、オリエンテーションフラットを下にして、右上の露光ブロックを露光する際には最初のショットの最左下の位置がウエハ中心から右に1/2素子分、下に1/2素子分移動した位置から露光が行われ、右下の露光ブロックを露光する際には最初のショットの最左上の位置がウエハ中心から左に1/2素子分、下に1/2素子分移動した位置から露光が行われ、左下の露光ブロックを露光する際には最初のショットの最右上の位置がウエハ中心から左に1/2素子分、上に1/2素子分移動した位置から露光が行われ、左上の露光ブロックを露光する際には最初のショットの最右下の位置がウエハ中心から右に1/2素子分、上に1/2素子分移動した位置から露光が行われることを特徴とする請求項4又は5記載の半導体ウエハの製造方法。
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Publication number | Priority date | Publication date | Assignee | Title |
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5795644A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Mapping method of wafer |
JPS6171645A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 半導体装置の製造方法 |
JPH0758164A (ja) * | 1993-08-11 | 1995-03-03 | Mitsubishi Electric Corp | 処理装置および方法 |
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- 2004-03-26 JP JP2004090726A patent/JP4585215B2/ja not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5795644A (en) * | 1980-12-05 | 1982-06-14 | Nec Corp | Mapping method of wafer |
JPS6171645A (ja) * | 1984-09-17 | 1986-04-12 | Nec Corp | 半導体装置の製造方法 |
JPH0758164A (ja) * | 1993-08-11 | 1995-03-03 | Mitsubishi Electric Corp | 処理装置および方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US8778779B2 (en) | 2011-10-04 | 2014-07-15 | Fujitsu Semiconductor Limited | Semiconductor device and a method for producing semiconductor device |
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