JPS6169162A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6169162A JPS6169162A JP59191196A JP19119684A JPS6169162A JP S6169162 A JPS6169162 A JP S6169162A JP 59191196 A JP59191196 A JP 59191196A JP 19119684 A JP19119684 A JP 19119684A JP S6169162 A JPS6169162 A JP S6169162A
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- frames
- frame
- chips
- chip
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- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
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- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
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- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置に係り・、特にモールド型の半導体
装置の高茫度化に関する。
装置の高茫度化に関する。
（発明の技術的背景とその問題点）
従来のモールド型の半導体装置（ＬＳ Ｉパッケージ等
）は例えば添付図面の第７図乃至第９図の示す様になっ
ている。第７図は目脂封止以前のフレームの平面図であ
る。チップ４０はフレーム４１のアイランド部にマウン
トされ、インナーリード部とワイヤボンディングされて
いる。第８図は樹脂封止後の半導体装置の断面図であり
、第９図はその平面図である。１枚のフレーム４１のイ
ンナーリード部とそれに搭載されたチップ４０はモール
ド部４３によって封止され、半導体装置が形成される。
）は例えば添付図面の第７図乃至第９図の示す様になっ
ている。第７図は目脂封止以前のフレームの平面図であ
る。チップ４０はフレーム４１のアイランド部にマウン
トされ、インナーリード部とワイヤボンディングされて
いる。第８図は樹脂封止後の半導体装置の断面図であり
、第９図はその平面図である。１枚のフレーム４１のイ
ンナーリード部とそれに搭載されたチップ４０はモール
ド部４３によって封止され、半導体装置が形成される。
このように従来は、第７図乃至第９図に示す如く１つの
パッケージで１枚のフレームを使用しているためチップ
も１つのパッケージにつき１個しか１δ載できない。従
って、あるＬＳＩにその周辺回路としてのＬＳＩがある
場合には、それらは必ずパッケージを異にし、実装上の
高密度化を阻害し、また回路全体電気的特性を１ｉ牲に
するなどの問題があった。
パッケージで１枚のフレームを使用しているためチップ
も１つのパッケージにつき１個しか１δ載できない。従
って、あるＬＳＩにその周辺回路としてのＬＳＩがある
場合には、それらは必ずパッケージを異にし、実装上の
高密度化を阻害し、また回路全体電気的特性を１ｉ牲に
するなどの問題があった。
ま７ｊ１１枚のフレーム上に２つのＬＳＩチップを搭載
することも考えられるが、このようにするとパッケージ
の型はどうしても大きくなってしまう。さらに、例えば
特開昭５９−１５３８３号公報に開示されるようなパッ
ケージもあるが、これは■モールド型のものではなくセ
ラミック型のパッケージであり、■形状的に特に厚さが
大きくならざるをえず、■セラミックの両面を加工する
のが困難でコストが高くなりやずい。
することも考えられるが、このようにするとパッケージ
の型はどうしても大きくなってしまう。さらに、例えば
特開昭５９−１５３８３号公報に開示されるようなパッ
ケージもあるが、これは■モールド型のものではなくセ
ラミック型のパッケージであり、■形状的に特に厚さが
大きくならざるをえず、■セラミックの両面を加工する
のが困難でコストが高くなりやずい。
本発明は以上の従来技術の欠点を克服するためｌＩ、：
なされたちので、チップの高密度実装を可能にした半導
体装置を提供することを目的とする。
なされたちので、チップの高密度実装を可能にした半導
体装置を提供することを目的とする。
〔発明の概要〕
上記の目的を達成するための本発明は、チップを搭載す
るフレームを２枚１組とし、これらにそれぞれチップを
搭載し、フレームが互いに電気的に接触しないよう単一
のモールド部で封止した半導体装置を提供するものであ
る。
るフレームを２枚１組とし、これらにそれぞれチップを
搭載し、フレームが互いに電気的に接触しないよう単一
のモールド部で封止した半導体装置を提供するものであ
る。
（発明の実施例）
以下、添付図面の第１図乃至第６図を参照して本発明の
いくつかの実施例を説明する。尚、以下の図面の説明に
おいて、同一の符号は同様の対象を示す。
いくつかの実施例を説明する。尚、以下の図面の説明に
おいて、同一の符号は同様の対象を示す。
第１図は本発明の一実施例に係るフレームの平面図であ
り、第２図は樹脂封止後の側面図であり、第３図はその
平面図である。まずチップ１を搭載した第１のフレーム
２と、チップ３を搭載した第２のフレーム４を絶縁性の
接着剤で貼り合わせる。
り、第２図は樹脂封止後の側面図であり、第３図はその
平面図である。まずチップ１を搭載した第１のフレーム
２と、チップ３を搭載した第２のフレーム４を絶縁性の
接着剤で貼り合わせる。
この結合は各しＳｌチップ３を搭載した面（対向する而
）とは反対のフレーム面同士をもって行わ □れる
。そして、第１．第２のフレーム２．４のインナーリー
ド部を単一のモールド５で封止づる。
）とは反対のフレーム面同士をもって行わ □れる
。そして、第１．第２のフレーム２．４のインナーリー
ド部を単一のモールド５で封止づる。
なお、上記実施例では第１のフレーム２のアウターリー
ド部と第２のフレーム３のアウターリード部とが交互に
配置されて互いに電気的に接触しないようにしであるが
、これに限定されるものではなく、例えば２本おぎにア
ウターリードが配置されるようにしてもよい。また上記
実施例では第１、第２のフレーム２，４の互いに対向す
る面とは反対の面にチップ１．３を搭載するようにした
が、これに限定されるものではなく、チップ同士Ｊ３よ
びチップと相手方のフレームが電気的に接続しないよう
にされていればどの面に搭載してもよい。
ド部と第２のフレーム３のアウターリード部とが交互に
配置されて互いに電気的に接触しないようにしであるが
、これに限定されるものではなく、例えば２本おぎにア
ウターリードが配置されるようにしてもよい。また上記
実施例では第１、第２のフレーム２，４の互いに対向す
る面とは反対の面にチップ１．３を搭載するようにした
が、これに限定されるものではなく、チップ同士Ｊ３よ
びチップと相手方のフレームが電気的に接続しないよう
にされていればどの面に搭載してもよい。
この様な構成とすることにより、パッケージの大きさを
変えることなくＬＳＩのハイブリッド化が可能となる。
変えることなくＬＳＩのハイブリッド化が可能となる。
例えば、第１のフレームにＣＰＵを搭載し、第２のフレ
ームにメ七りを搭載することにより、ＣＰＵに人容聞メ
モリ（ＲＯＭ又はＲＡＭ）を付加したＬＳＩが１ｌｉ−
のパッケージで構成される。
ームにメ七りを搭載することにより、ＣＰＵに人容聞メ
モリ（ＲＯＭ又はＲＡＭ）を付加したＬＳＩが１ｌｉ−
のパッケージで構成される。
このため、従来方式の様にパッケージを２つ用意するこ
ともなく、実装時の配線上の問題やスペース上の問題も
なくなる。また、ＣＰＵとＤＭＡコントローラなどの有
機的な結合も司能となる。
ともなく、実装時の配線上の問題やスペース上の問題も
なくなる。また、ＣＰＵとＤＭＡコントローラなどの有
機的な結合も司能となる。
第４図は本発明の他の実／ｌ！ｉ例の側面構成図である
。第１図乃至第３図に示す実施例と異なる点は、第１．
第２のフレーム２．４の間に、チップ１．３ｖＩＪに電
気的結合を与えるための回路接続用フレーム１０が設け
られていることである。
。第１図乃至第３図に示す実施例と異なる点は、第１．
第２のフレーム２．４の間に、チップ１．３ｖＩＪに電
気的結合を与えるための回路接続用フレーム１０が設け
られていることである。
第５図は第４図に示す回路接続用フレームの平面図であ
る。回路接続用フレーム１０の両面には互いに電気的に
一体にされあるいは分離された少数コンタクトパッド１
１が設けられている。この回路接続用フレーム１０は第
４図に示１ように第１、第２のフレーム２．４間に設け
られ、コンタクトバッド１１がそれぞれ第１．第２のフ
レーム２．４に設けられた］ンタクｌ一端子１２．．１
３に電気的に接続される。このようにして、例えばチッ
プ１．３の電源端子クロック信号端子等の如くチップ間
で共通にすることのできる端子を電気的に一体にするこ
とができる。これによって、２つのチップを実装した場
合の半導体パッケージのビン数（モールドから突出する
アウターリードの木ｖｉ）を減少させることができる。
る。回路接続用フレーム１０の両面には互いに電気的に
一体にされあるいは分離された少数コンタクトパッド１
１が設けられている。この回路接続用フレーム１０は第
４図に示１ように第１、第２のフレーム２．４間に設け
られ、コンタクトバッド１１がそれぞれ第１．第２のフ
レーム２．４に設けられた］ンタクｌ一端子１２．．１
３に電気的に接続される。このようにして、例えばチッ
プ１．３の電源端子クロック信号端子等の如くチップ間
で共通にすることのできる端子を電気的に一体にするこ
とができる。これによって、２つのチップを実装した場
合の半導体パッケージのビン数（モールドから突出する
アウターリードの木ｖｉ）を減少させることができる。
第６図は第５図に示ず実施例の変形例の側面構成図であ
る。第５図と異なる点は、回路接続用フレームを設けず
にコンタクト端子で１４で２つのチップ１．３間に電気
的結合を直接に与えていることである。
る。第５図と異なる点は、回路接続用フレームを設けず
にコンタクト端子で１４で２つのチップ１．３間に電気
的結合を直接に与えていることである。
上記の如く本発明では、各々チップを搭載したフレーム
を２枚１組としてＵいに対向さけて配置し、これらを単
一のモールド部で封止したので、チップの高密度実装を
実現することのできる半導体装置を得ることができる。
を２枚１組としてＵいに対向さけて配置し、これらを単
一のモールド部で封止したので、チップの高密度実装を
実現することのできる半導体装置を得ることができる。
またこの半導体装置は新しいジクを用意するだけでｇ
Ｑできるので、特に製造コストの上昇を招くこともない
。
Ｑできるので、特に製造コストの上昇を招くこともない
。
第１図は本発明の一実施例に係るフレームにチップを搭
載したときの平面図、第２図は第１図に示すフレームを
用いて実現した本発明の一実施例の側面構成図、第３図
は第２図に示す実施例の平面図、第４図は本発明の池の
実施例の側面構成図、第５図は第４図に示す回路接続用
フレームの平面図、第６図は第４図に示す実施例の変形
例の側面構成図、第７図は従来装置の一９ｉ、ｌ成例に
係るフレームにチップを搭載したときの平面図、第８図
第７図に示すフレーム用いて実現した従来装置の一構成
例の側面構成図、第９図は第８図に示づ゛実施例の平面
図である。 １．３・・・チップ、２・・・第１のフレーム、４・・
・第２のフレーム、５・・・モールド部、１０・・・回
路接続用フレーム、 １１・・・コンタクトパッド、 １２．１３．１４・・・コンタクト端子。 出願人代理人 猪 股 清 第５図
載したときの平面図、第２図は第１図に示すフレームを
用いて実現した本発明の一実施例の側面構成図、第３図
は第２図に示す実施例の平面図、第４図は本発明の池の
実施例の側面構成図、第５図は第４図に示す回路接続用
フレームの平面図、第６図は第４図に示す実施例の変形
例の側面構成図、第７図は従来装置の一９ｉ、ｌ成例に
係るフレームにチップを搭載したときの平面図、第８図
第７図に示すフレーム用いて実現した従来装置の一構成
例の側面構成図、第９図は第８図に示づ゛実施例の平面
図である。 １．３・・・チップ、２・・・第１のフレーム、４・・
・第２のフレーム、５・・・モールド部、１０・・・回
路接続用フレーム、 １１・・・コンタクトパッド、 １２．１３．１４・・・コンタクト端子。 出願人代理人 猪 股 清 第５図
Claims (3)
- １．互いに対向して配置された２枚のフレームと、これ
らフレームにそれぞれ搭載されたチップと、これらフレ
ームおよびチップが互いに電気的に接触しないようにこ
れらフレームのインナーリード部および前記チップを封
止する単一のモールド部とを備える半導体装置。 - ２．前記チップは、前記フレームの互いに対向する面と
は反対の面にそれぞれ搭載されている特許請求の範囲第
１項記載の半導体装置。 - ３．互いに対向して配置された２枚のフレームと、これ
らフレームの互いに対向する面とは反対の面にそれぞれ
搭載されたチップと、前記対向する面の間に設けられ前
記チツプ間に電気的結合を与える結合手段と、前記フレ
ームが互いに電気的に接触しないようにこれらフレーム
のインナーリード部および前記チップを封止する単一の
モールド部とを備える半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191196A JPS6169162A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59191196A JPS6169162A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6169162A true JPS6169162A (ja) | 1986-04-09 |
Family
ID=16270500
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59191196A Pending JPS6169162A (ja) | 1984-09-12 | 1984-09-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6169162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220559A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | モ−ルドｉｃ |
| JP2008254592A (ja) * | 2007-04-05 | 2008-10-23 | Sunstar Engineering Inc | 電動アシスト自転車 |
-
1984
- 1984-09-12 JP JP59191196A patent/JPS6169162A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63220559A (ja) * | 1987-03-09 | 1988-09-13 | Nec Corp | モ−ルドｉｃ |
| JP2008254592A (ja) * | 2007-04-05 | 2008-10-23 | Sunstar Engineering Inc | 電動アシスト自転車 |
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