CN112151522A - 芯片封装结构、芯片封装方法及数字隔离器 - Google Patents

芯片封装结构、芯片封装方法及数字隔离器 Download PDF

Info

Publication number
CN112151522A
CN112151522A CN202011158717.0A CN202011158717A CN112151522A CN 112151522 A CN112151522 A CN 112151522A CN 202011158717 A CN202011158717 A CN 202011158717A CN 112151522 A CN112151522 A CN 112151522A
Authority
CN
China
Prior art keywords
chip
packaging
electrically connected
penetrating
base island
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011158717.0A
Other languages
English (en)
Inventor
解燕旗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sripu Microelectronics Technology Suzhou Co ltd
Original Assignee
Sripu Microelectronics Technology Suzhou Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sripu Microelectronics Technology Suzhou Co ltd filed Critical Sripu Microelectronics Technology Suzhou Co ltd
Priority to CN202011158717.0A priority Critical patent/CN112151522A/zh
Publication of CN112151522A publication Critical patent/CN112151522A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4821—Flat leads, e.g. lead frames with or without insulating supports
    • H01L21/4825—Connection or disconnection of other leads to or from flat leads, e.g. wires, bumps, other flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/4952—Additional leads the additional leads being a bump or a wire
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)

Abstract

本发明揭示了一种芯片封装结构、芯片封装方法及数字隔离器，所述所述芯片封装结构包括封装框架及封装于封装框架上的合封芯片，所述封装框架包括分离设置的第一基岛和第二基岛，第一基岛和第二基岛的旁侧对应设有若干相互分离的第一引脚和第二引脚，合封芯片包括封装为一体的第一芯片和第二芯片、及重布线层，所述第一芯片和第二芯片分别位于第一基岛和第二基岛上方，第一芯片与第二芯片通过重布线层电性连接，第一芯片与第一引脚之间通过重布线层与第一连接线电性连接，第二芯片与第二引脚之间通过重布线层与第二连接线电性连接。本发明提高了封装结构及器件性能的稳定性，降低了常规打线焊接工艺带来的风险，适用于双芯片数字隔离器等器件中。

Description

芯片封装结构、芯片封装方法及数字隔离器
技术领域
本发明属于芯片封装技术领域，具体涉及一种芯片封装结构、芯片封装方法及数字隔离器。
背景技术
在半导体电路封装结构中，特别是数字隔离器中，需要将逻辑高电平与逻辑低电平的两个芯片合封，两个芯片之间需要通过导线连接起来，数字隔离器工作时，两个芯片分别处于不同的电压域中。
参图1所示为现有技术中的芯片封装结构，其包括封装框架及两个芯片，其中，封装框架包括分离设置的第一基岛11’和第二基岛12’，第一基岛11’和第二基岛12’的旁侧对应设有若干相互分离的第一引脚21’和第二引脚22’，第一基岛11’上封装有第一芯片31’，第二基岛12’上封装有第二芯片32’，第一芯片31’和第二芯片32’之间通过第一连接线41’(中间桥接线)电性连接，第一芯片31’与第一引脚21’之间通过第二连接线42’电性连接，第二芯片32’与第二引脚22’之间通过第三连接线43’电性连接。进一步地，封装框架还包括与第一基岛11’相连的第一支撑脚111’、及与第二基岛12’相连的第二支撑脚121’。
现有技术的芯片封装结构中，对芯片的支撑是通过一个支撑脚连接基岛，在工艺实现中，一般会存在结构不稳定导致虚焊，乃至形变的问题，进而影响封装工艺及产品性能的稳定性。
因此，针对上述技术问题，有必要提供一种芯片封装结构、芯片封装方法及数字隔离器。
发明内容
本发明的目的在于提供一种芯片封装结构、芯片封装方法及数字隔离器，以提升芯片封装结构的稳定性。
为了实现上述目的，本发明一实施例提供的技术方案如下：
一种芯片封装结构，所述芯片封装结构包括封装框架及封装于封装框架上的合封芯片，所述封装框架包括分离设置的第一基岛和第二基岛，第一基岛和第二基岛的旁侧对应设有若干相互分离的第一引脚和第二引脚，合封芯片包括封装为一体的第一芯片和第二芯片、及重布线层，所述第一芯片和第二芯片分别位于第一基岛和第二基岛上方，第一芯片与第二芯片通过重布线层电性连接，第一芯片与第一引脚之间通过重布线层与第一连接线电性连接，第二芯片与第二引脚之间通过重布线层与第二连接线电性连接。
一实施例中，所述合封芯片包括：
第一芯片和第二芯片；
封装体，用于封装第一芯片和第二芯片，所述第一芯片的上表面和第二芯片的上表面露出至封装体外部；
第一绝缘层，位于封装体、第一芯片及第二芯片的上表面上，且第一绝缘层上形成有若干贯穿至第一芯片上表面的第一窗口及若干贯穿至第二芯片上表面的第二窗口；
重布线层，位于第一绝缘层上及第一窗口、第二窗口内，重布线层与第一芯片和第二芯片分别电性连接；
第二绝缘层，位于重布线层上。
一实施例中，所述第二绝缘层上形成有若干贯穿至第一芯片旁侧重布线层上的第三窗口及若干贯穿至第二芯片旁侧重布线层上的第四窗口，所述第一芯片与第一引脚通过贯穿第三窗口的第一连接线电性连接，第二芯片与第二引脚通过贯穿第四窗口的第三连接线电性连接。
一实施例中，所述第一芯片的上表面和第二芯片的上表面与封装体上表面平齐设置、或第一芯片的上表面和第二芯片的上表面凸出于封装体上表面设置。
一实施例中，所述封装框架还包括与第一基岛相连的第一支撑脚、及与第二基岛相连的第二支撑脚，所述第一芯片与第一支撑脚通过贯穿第三窗口的第一连接线电性连接，第二芯片与第二支撑脚通过贯穿第四窗口的第三连接线电性连接。
本发明又一实施例提供的技术方案如下：
一种芯片封装方法，所述芯片封装方法包括：
制备第一芯片和第二芯片；
将第一芯片和第二芯片进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层；
将合封芯片封装于封装框架上，以使第一芯片和第二芯片分别位于第一基岛和第二基岛上方；
通过第一连接线电性连接第一芯片与第一引脚，通过第二连接线电性连接第二芯片与第二引脚。
一实施例中，所述芯片封装方法中，“将第一芯片和第二芯片进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层”具体为：
提供一载板；
将第一芯片的上表面和第二芯片的上表面贴附于载板上，第一芯片和第二芯片分离设置；
采用封装材料对第一芯片和第二芯片进行塑封成型，形成封装体；
剥离载板；
于封装体、第一芯片及第二芯片的上表面上形成第一绝缘层，并刻蚀形成若干贯穿至第一芯片上表面的第一窗口及若干贯穿至第二芯片上表面的第二窗口；
于第一绝缘层上及第一窗口和第二窗口内形成重布线层，重布线层与第一芯片和第二芯片分别电性连接；
于重布线层上形成第二绝缘层。
一实施例中，所述芯片封装方法还包括：
刻蚀第二绝缘层，形成有若干贯穿至第一芯片旁侧重布线层上的第三窗口及若干贯穿至第二芯片旁侧重布线层上的第四窗口；
通过贯穿第三窗口的第一连接线电性连接第一芯片与第一引脚，通过贯穿第四窗口的第二连接线电性连接第二芯片与第二引脚。
一实施例中，所述芯片封装方法还包括：
通过贯穿第三窗口的第一连接线电性连接第一芯片与第一支撑脚，通过贯穿第四窗口的第儿连接线电性连接第二芯片与第二支撑脚。
本发明再一实施例提供的技术方案如下：
一种数字隔离器，所述数字隔离器包括上述的芯片封装结构。
与现有技术相比，本发明具有以下优点：
本发明通过重构芯片结构，将第一芯片和第二芯片合封为一个整体后与封装框架进行封装，将封装框架中的两个基岛固定连接，提高了封装结构及器件性能的稳定性，适用于双芯片数字隔离器等器件中；
通过合封芯片中的重布线层进行第一芯片与第二芯片的电性连接，无需采用中间桥接线，优化了器件结构，降低了常规打线焊接工艺带来的风险。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明中记载的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中芯片封装结构的结构示意图；
图2为本发明一具体实施例中芯片封装结构的结构示意图；
图3为本发明一具体实施例中封装框架的平面结构示意图；
图4a、4b分别为本发明一具体实施例中合封芯片的平面结构示意图及剖面结构示意图；
图5为本发明一具体实施例中芯片封装方法的流程示意图；
图6a～6g为本发明一具体实施例中第一芯片和第二芯片进行合封形成合封芯片的工艺流程图；
图7为本发明一具体实施例中连接线与芯片的连接结构示意图。
具体实施方式
以下将结合附图所示的各实施方式对本发明进行详细描述。但该等实施方式并不限制本发明，本领域的普通技术人员根据该等实施方式所做出的结构、方法、或功能上的变换均包含在本发明的保护范围内。
在本申请的各个图示中，为了便于图示，结构或部分的某些尺寸会相对于其它结构或部分扩大，因此，仅用于图示本申请的主题的基本结构。
本文使用的例如“上”、“下”、“上方”、“上方”等表示空间相对位置的术语是出于便于说明的目的来描述如附图中所示的一个单元或特征相对于另一个单元或特征的关系。空间相对位置的术语可以旨在包括设备在使用或工作中除了图中所示方位以外的不同方位。例如，如果将图中的设备翻转，则被描述为位于其他单元或特征“上方”的单元将位于其他单元或特征“下方”。
本发明公开了一种芯片封装结构，包括封装框架及封装于封装框架上的合封芯片，封装框架包括分离设置的第一基岛和第二基岛，第一基岛和第二基岛的旁侧对应设有若干相互分离的第一引脚和第二引脚，合封芯片包括封装为一体的第一芯片和第二芯片、及重布线层，第一芯片和第二芯片分别位于第一基岛和第二基岛上方，第一芯片与第二芯片通过重布线层电性连接，第一芯片与第一引脚之间通过重布线层与第一连接线电性连接，第二芯片与第二引脚之间通过重布线层与第二连接线电性连接。
本发明还公开了一种芯片封装方法，包括：
制备第一芯片和第二芯片；
将第一芯片和第二芯片进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层；
将合封芯片封装于封装框架上，以使第一芯片和第二芯片分别位于第一基岛和第二基岛上方；
通过第一连接线电性连接第一芯片与第一引脚，通过第二连接线电性连接第二芯片与第二引脚。
本发明还公开了一种数字隔离器，其包括上述的芯片封装结构。
以下结合具体实施对本发明作进一步说明。
参图2并结合图3及图4a、图4b所示，本发明一具体实施例中的芯片封装结构包括封装框架10及封装于封装框架上的合封芯片20。
参图3所示，本实施例中的封装框架10包括分离设置的第一基岛111和第二基岛112，第一基岛111和第二基岛112的旁侧对应设有若干相互分离的第一引脚121和第二引脚122。优选地，封装框架10还包括与第一基岛111相连的第一支撑脚131、及与第二基岛112相连的第二支撑脚132。
参图4a、图4b并结合图6a～6g所示，合封芯片20包括：
第一芯片21和第二芯片22，第一芯片21和第二芯片22封装为一体；
封装体201，用于封装第一芯片21和第二芯片22，第一芯片21的上表面和第二芯片22的上表面露出至封装体201外部；
第一绝缘层202，位于封装体201、第一芯片21及第二芯片22的上表面上，且第一绝缘层202上形成有若干贯穿至第一芯片上表面的第一窗口2021及若干贯穿至第二芯片上表面的第二窗口2022；
重布线层203，位于第一绝缘层202上及第一窗口2021、第二窗口2022内，重布线层203与第一芯片21和第二芯片22的上表面分别电性连接；
第二绝缘层204，位于重布线层203上，优选地，本实施例中的第二绝缘层204上形成有若干贯穿至第一芯片旁侧重布线层上的第三窗口2041及若干贯穿至第二芯片旁侧重布线层上的第四窗口2042。
当然，在其他实施例中第一芯片21的上表面和第二芯片22的上表面也可以凸出于封装体201的上表面，只要能实现重布线层电性连接第一芯片与和第二芯片的技术方案均属于所保护的范围。
本实施例中第一芯片21的上表面和第二芯片22的上表面之间通过重布线层203电性连接，封装体201的下表面封装于第一基岛111和第二基岛112上。
芯片在于外部引脚相连通过打线焊接的方式，连接线一端与外部引脚相连，另一端通过第三窗口/第四窗口与芯片旁侧的重布线层相连。具体讲，第一芯片21的上表面与第一引脚121之间通过贯穿第三窗口的第一连接线31电性连接，第二芯片22的上表面与第二引脚122之间通过贯穿第四窗口的第二连接线32电性连接。进一步地，第一芯片21的上表面与第一支撑脚131通过贯穿第三窗口的第一连接线31电性连接，第二芯片22的上表面与第二支撑脚132通过贯穿第四窗口的第二连接线32电性连接。
应当理解的是，本实施例中以3个第一引脚、1个第一支撑脚和3个第二引脚、1个第二支撑脚为例进行说明，在其他实施例中引脚、支撑脚和对应连接线的数量可以根据需要进行调整。
另外，本实施例中的封装框架和合封芯片以2组对应的基岛和芯片为例进行说明，在其他实施例中基岛和芯片的数量也可以设置为3个或3个以上，凡是通过将全部或部分芯片进行合封，再将合封芯片封装于封装框架上的技术方案均属于本发明所保护的范围。
参图5所示，本发明一具体实施例中的芯片封装方法，具体包括以下步骤：
1、制备第一芯片21和第二芯片22。
首先通过芯片晶圆加工、晶圆减薄、晶圆划片等工艺分别制备第一芯片和第二芯片。
2、将第一芯片21和第二芯片22进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层。
参图6a～6g所示，本实施例中芯片合封及重布线层的制备具体步骤为：
参图6a所示，提供一载板40，该载板为硬质封装载板，其材质不做限制，载板40的下表面为平面；
参图6b所示，将第一芯片21的上表面和第二芯片22的上表面贴附于载板40的下表面上，第一芯片21和第二芯片22分离设置。具体地，第一芯片21和第二芯片22的贴附位置按照具体封装框架中第一基岛和第二基岛的相对位置进行设置，以保证合封芯片20与封装框架10封装后，第一芯片21和第二芯片22分别位于第一基岛和第二基岛上方；
参图6c所示，采用封装材料对第一芯片21和第二芯片22进行塑封成型，在载板40下方形成封装体201。其中，封装材料可以为环氧树脂等；
剥离载板40，得到图6d所示的封装结构，其中，第一芯片的上表面和第二芯片的上表面与封装体上表面平齐设置；
参图6e所示，于封装体201、第一芯片21及第二芯片22的上表面上形成第一绝缘层202，并刻蚀形成若干贯穿至第一芯片21上表面的第一窗口2021及若干贯穿至第二芯片22上表面的第二窗口2022；
参图6f所示，于第一绝缘层202上及第一窗口2021和第二窗口2022内形成重布线层203，重布线层203与第一芯片21和第二芯片22分别电性连接；
参图6g所示，于重布线层203上形成第二绝缘层204，并刻蚀形成若干贯穿至第一芯片旁侧重布线层上的第三窗口2041及若干贯穿至第二芯片旁侧重布线层上的第四窗口2042。
本实施例中通过重布线层的设置，可以在封装结构中直接通过重布线层203实现第一芯片21与第二芯片22的电性连接，无需通过额外的打线焊接工艺进行连接。
另外，通过在第一芯片和第二芯片旁侧重布线层上的第二绝缘层204中开设第三窗口和第四窗口，可以通过窗口下方的重布线层作为第一芯片和第二芯片的电连接部，从而实现芯片与外部引脚的电性连接。
3、将图6g所示的合封芯片20封装于图3所示的封装框架10上，以使第一芯片21和第二芯片22分别位于第一基岛111和第二基岛112上方，塑封体201与第一基岛111和第二基岛112直接封装。
4、参图2所示，打线连接第一芯片与第一引脚和第一支撑脚，通过第一连接线31电性连接第一芯片21与第一引脚121、及第一芯片21与第一支撑脚131；打线连接第二芯片与第二引脚及第二支撑脚，通过第二连接线32电性连接第二芯片22与第二引脚122、及第二芯片22与第二支撑脚132。
参图2并结合图7所示，本实施例中第一连接线31与第一芯片21的连接为第一连接线31与第一芯片21旁侧第三窗口下方的重布线层203的电性连接，第二连接线321与第二芯片22的连接为第二连接线32与第二芯片22旁侧第四窗口下方的重布线层203的电性连接。
进一步地，将合封芯片与封装框架封装并打线后，对整个封装结构进行塑封成型，并切筋分离。
本发明中的芯片封装结构和芯片封装方法可应用于数字隔离器中，其中，第一芯片和第二芯片分别为逻辑高电平芯片与逻辑低电平芯片。当然，本发明也可以应用于其他半导体封装结构及方法中，第一芯片和第二芯片为其他类型的芯片。
应当理解的是，上述实施例中以两个芯片合封为例进行说明，封装框架中对应设有两个基岛，在其他实施例中，也可以根据封装框架的具体结构，对应设置合封芯片中芯片的位置及数量，芯片的数量也可以设置为三个或三个以上，每个基岛上也可以封装多个第一芯片或第二芯片，此处不再进行详细说明。凡是采用将芯片合封后封装至封装框架上的技术方案均属于本发明所保护的范围。
由以上技术方案可以看出，本发明具有以下有益效果：
本发明通过重构芯片结构，将第一芯片和第二芯片合封为一个整体后与封装框架进行封装，将封装框架中的两个基岛固定连接，提高了封装结构及器件性能的稳定性，适用于双芯片数字隔离器等器件中；
通过合封芯片中的重布线层进行第一芯片与第二芯片的电性连接，无需采用中间桥接线，优化了器件结构，降低了常规打线焊接工艺带来的风险。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化囊括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。
此外，应当理解，虽然本说明书按照实施例加以描述，但并非每个实施例仅包含一个独立的技术方案，说明书的这种叙述方式仅仅是为清楚起见，本领域技术人员应当将说明书作为一个整体，各实施例中的技术方案也可以经适当组合，形成本领域技术人员可以理解的其他实施方式。

Claims (10)

1.一种芯片封装结构，其特征在于，所述芯片封装结构包括封装框架及封装于封装框架上的合封芯片，所述封装框架包括分离设置的第一基岛和第二基岛，第一基岛和第二基岛的旁侧对应设有若干相互分离的第一引脚和第二引脚，合封芯片包括封装为一体的第一芯片和第二芯片、及重布线层，所述第一芯片和第二芯片分别位于第一基岛和第二基岛上方，第一芯片与第二芯片通过重布线层电性连接，第一芯片与第一引脚之间通过重布线层与第一连接线电性连接，第二芯片与第二引脚之间通过重布线层与第二连接线电性连接。
2.根据权利要求1所述的芯片封装结构，其特征在于，所述合封芯片包括：
第一芯片和第二芯片；
封装体，用于封装第一芯片和第二芯片，所述第一芯片的上表面和第二芯片的上表面露出至封装体外部；
第一绝缘层，位于封装体、第一芯片及第二芯片的上表面上，且第一绝缘层上形成有若干贯穿至第一芯片上表面的第一窗口及若干贯穿至第二芯片上表面的第二窗口；
重布线层，位于第一绝缘层上及第一窗口、第二窗口内，重布线层与第一芯片和第二芯片分别电性连接；
第二绝缘层，位于重布线层上。
3.根据权利要求2所述的芯片封装结构，其特征在于，所述第二绝缘层上形成有若干贯穿至第一芯片旁侧重布线层上的第三窗口及若干贯穿至第二芯片旁侧重布线层上的第四窗口，所述第一芯片与第一引脚通过贯穿第三窗口的第一连接线电性连接，第二芯片与第二引脚通过贯穿第四窗口的第三连接线电性连接。
4.根据权利要求2所述的芯片封装结构，其特征在于，所述第一芯片的上表面和第二芯片的上表面与封装体上表面平齐设置、或第一芯片的上表面和第二芯片的上表面凸出于封装体上表面设置。
5.根据权利要求3所述的芯片封装结构，其特征在于，所述封装框架还包括与第一基岛相连的第一支撑脚、及与第二基岛相连的第二支撑脚，所述第一芯片与第一支撑脚通过贯穿第三窗口的第一连接线电性连接，第二芯片与第二支撑脚通过贯穿第四窗口的第三连接线电性连接。
6.一种芯片封装方法，其特征在于，所述芯片封装方法包括：
制备第一芯片和第二芯片；
将第一芯片和第二芯片进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层；
将合封芯片封装于封装框架上，以使第一芯片和第二芯片分别位于第一基岛和第二基岛上方；
通过第一连接线电性连接第一芯片与第一引脚，通过第二连接线电性连接第二芯片与第二引脚。
7.根据权利要求6所述的芯片封装方法，其特征在于，所述芯片封装方法中，“将第一芯片和第二芯片进行合封形成合封芯片，并在合封芯片中形成电性连接第一芯片与第二芯片的重布线层”具体为：
提供一载板；
将第一芯片的上表面和第二芯片的上表面贴附于载板上，第一芯片和第二芯片分离设置；
采用封装材料对第一芯片和第二芯片进行塑封成型，形成封装体；
剥离载板；
于封装体、第一芯片及第二芯片的上表面上形成第一绝缘层，并刻蚀形成若干贯穿至第一芯片上表面的第一窗口及若干贯穿至第二芯片上表面的第二窗口；
于第一绝缘层上及第一窗口和第二窗口内形成重布线层，重布线层与第一芯片和第二芯片分别电性连接；
于重布线层上形成第二绝缘层。
8.根据权利要求7所述的芯片封装方法，其特征在于，所述芯片封装方法还包括：
刻蚀第二绝缘层，形成有若干贯穿至第一芯片旁侧重布线层上的第三窗口及若干贯穿至第二芯片旁侧重布线层上的第四窗口；
通过贯穿第三窗口的第一连接线电性连接第一芯片与第一引脚，通过贯穿第四窗口的第二连接线电性连接第二芯片与第二引脚。
9.根据权利要求8所述的芯片封装方法，其特征在于，所述芯片封装方法还包括：
通过贯穿第三窗口的第一连接线电性连接第一芯片与第一支撑脚，通过贯穿第四窗口的第儿连接线电性连接第二芯片与第二支撑脚。
10.一种数字隔离器，其特征在于，所述数字隔离器包括权利要求要求1～5中任一项所述的芯片封装结构。
CN202011158717.0A 2020-10-26 2020-10-26 芯片封装结构、芯片封装方法及数字隔离器 Pending CN112151522A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202011158717.0A CN112151522A (zh) 2020-10-26 2020-10-26 芯片封装结构、芯片封装方法及数字隔离器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202011158717.0A CN112151522A (zh) 2020-10-26 2020-10-26 芯片封装结构、芯片封装方法及数字隔离器

Publications (1)

Publication Number Publication Date
CN112151522A true CN112151522A (zh) 2020-12-29

Family

ID=73953325

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011158717.0A Pending CN112151522A (zh) 2020-10-26 2020-10-26 芯片封装结构、芯片封装方法及数字隔离器

Country Status (1)

Country Link
CN (1) CN112151522A (zh)

Similar Documents

Publication Publication Date Title
US20030214048A1 (en) Semiconductor package and fabricating method thereof
US7115441B2 (en) Semiconductor package with semiconductor chips stacked therein and method of making the package
US20050023658A1 (en) Leadless type semiconductor package, and production process for manufacturing such leadless type semiconductor package
US20090127682A1 (en) Chip package structure and method of fabricating the same
JPH09312375A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
US7642638B2 (en) Inverted lead frame in substrate
KR20010014945A (ko) 반도체장치의 제조방법
US6774479B2 (en) Electronic device having a semiconductor chip on a semiconductor chip connection plate and a method for producing the electronic device
US20200243428A1 (en) Packaged multichip module with conductive connectors
JPH05299456A (ja) 樹脂封止型半導体装置
CN107342276B (zh) 半导体器件及相应方法
CN212848364U (zh) 多基岛引线框架的封装结构
CN112151522A (zh) 芯片封装结构、芯片封装方法及数字隔离器
CN212967703U (zh) 芯片封装结构及数字隔离器
CN213071137U (zh) 芯片封装结构及数字隔离器
CN112103280A (zh) 芯片封装结构、芯片封装方法及数字隔离器
CN212810302U (zh) 芯片封装结构及数字隔离器
CN114981940A (zh) 在坚固的封装衬底中具有分割裸片垫的经封装电子装置
US20070284709A1 (en) Semiconductor Device with Improved High Current Performance
CN112103281A (zh) 芯片封装结构、芯片封装方法及数字隔离器
CN111755397A (zh) 多基岛引线框架的封装结构及其封装方法
JP4165952B2 (ja) 半導体装置
US8211748B2 (en) Systems and methods for low profile die package
KR100704311B1 (ko) 내부리드 노출형 반도체 칩 패키지와 그 제조 방법
CN101211883A (zh) 芯片封装结构

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination