JPS6168642A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS6168642A JPS6168642A JP59190802A JP19080284A JPS6168642A JP S6168642 A JPS6168642 A JP S6168642A JP 59190802 A JP59190802 A JP 59190802A JP 19080284 A JP19080284 A JP 19080284A JP S6168642 A JPS6168642 A JP S6168642A
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- word
- read
- address register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Devices For Executing Special Programs (AREA)
- Information Retrieval, Db Structures And Fs Structures Therefor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理分野における、いわゆる人工知能言語
と呼ばれるＬＩ ＳＰ等のデータの処理方式に係り、特
にデータ自身が他のデータのアドレスとなりているシス
テムにおけるデータをたぐる動作を高速に行な５方式に
関する。
と呼ばれるＬＩ ＳＰ等のデータの処理方式に係り、特
にデータ自身が他のデータのアドレスとなりているシス
テムにおけるデータをたぐる動作を高速に行な５方式に
関する。
従来、ＬＩＳＰ言語等におけるリスト構造のデータのよ
うに該データの一部にその次のデータのアドレスが含ま
れているものを「たぐる」方式としては （イン はじめのデータをメモリより読み出す。
うに該データの一部にその次のデータのアドレスが含ま
れているものを「たぐる」方式としては （イン はじめのデータをメモリより読み出す。
（ロ） 該読出したデータのプち、次のデータのアドレ
スの部分をＣＰＵ中のプログラムがアドレスレジスタに
設定する。
スの部分をＣＰＵ中のプログラムがアドレスレジスタに
設定する。
（ハ）次のデータを読出す。
といった手順で行なっていた。
該従来方式では（ロ）の処理忙冗長性があり処理速度が
低下するという欠点があった。
低下するという欠点があった。
本発明は該従来の欠点に鑑みてなされたもので、リスト
構造のデータのよ５にデータの一部にその次のデータの
アドレスが含まれているデータをたぐる処理をする場合
に、アドレスレジスタに自動的に次と読み出すべきデー
タのアドレスを設定することにより、データをたぐる処
理の高速化を図ることを目的とする。
構造のデータのよ５にデータの一部にその次のデータの
アドレスが含まれているデータをたぐる処理をする場合
に、アドレスレジスタに自動的に次と読み出すべきデー
タのアドレスを設定することにより、データをたぐる処
理の高速化を図ることを目的とする。
該目的はメモリ１から語２１を読み出す際に語２１又は
語２１の一部（ＣＡＲ部２２又は００８部２３）をアド
レスレジスタ３にセットすることにより次に読み出すデ
ータのアドレスを設定することにより達成される。
語２１の一部（ＣＡＲ部２２又は００８部２３）をアド
レスレジスタ３にセットすることにより次に読み出すデ
ータのアドレスを設定することにより達成される。
本発明はＬＩＳＰ等の禄に、データ自身が内部に次のデ
ータのアドレスを持りているよ５なリスト溝造の場合、
該アドレスを該データをメモリｌから読み出す際に直接
アドレスレジスタに書き込むことにより、データをたぐ
る操作を高速に行なえるようにした。
ータのアドレスを持りているよ５なリスト溝造の場合、
該アドレスを該データをメモリｌから読み出す際に直接
アドレスレジスタに書き込むことにより、データをたぐ
る操作を高速に行なえるようにした。
以下図面を参照しつつ本発明の詳細な説明する。
Ｍ１図は本発明の一実施例を示すシステム構成図である
。
。
図において、１はメモリ、２はリードレジスタ、３はア
ドレスレジスタ、４はフラグ、５はマルチプレクサ、６
は中央処理装置（ＣＰＵ）、７は７ラグ制御部、８はプ
ログラムである。
ドレスレジスタ、４はフラグ、５はマルチプレクサ、６
は中央処理装置（ＣＰＵ）、７は７ラグ制御部、８はプ
ログラムである。
第２図は本発明の一実施例を示すＬＩＳＰのデータを示
す図である。
す図である。
図において、２１は語、２２はＣＡＲ部、２３はＣＤＲ
部である０ ＠３図は本発明の一実施例を示すＬＩＳＰデータのたぐ
る操作を示す図である。
部である０ ＠３図は本発明の一実施例を示すＬＩＳＰデータのたぐ
る操作を示す図である。
図において、Ａ、Ｂ、Ｃ，Ｄ、ＥはＬＩＳＰのデータで
ある。
ある。
ここで、同一記号は同一名称を示す０
さて、データ同にアドレスを含むものとして第２図の様
なＬＩＳＰデータ（語２１）を例にとって説明する。Ｌ
ＩＳＰのＨｉ２１（データ）はＣＡＲ部２２．００８部
２３よりなっていて、夫々が他のデータのアドレスとな
っている、例えば第３図の様なりスト１造が実現できる
。
なＬＩＳＰデータ（語２１）を例にとって説明する。Ｌ
ＩＳＰのＨｉ２１（データ）はＣＡＲ部２２．００８部
２３よりなっていて、夫々が他のデータのアドレスとな
っている、例えば第３図の様なりスト１造が実現できる
。
本発明は語２１がリードレジスタ２に読み出される際に
マルチプレクサ５を通じて語２１のＣＡＲ部２２又は０
０８部２３が直接アドレスレジスタ３に設定される。Ｃ
ＡＲ部２２とＣＤＲ部２３０区別はフラグ制御部７によ
り設定されたフラグ４によって、例えばＣＡＲ部２２０
時は０１ＣＤＲ２３０時は１とセットすることにより制
御される。
マルチプレクサ５を通じて語２１のＣＡＲ部２２又は０
０８部２３が直接アドレスレジスタ３に設定される。Ｃ
ＡＲ部２２とＣＤＲ部２３０区別はフラグ制御部７によ
り設定されたフラグ４によって、例えばＣＡＲ部２２０
時は０１ＣＤＲ２３０時は１とセットすることにより制
御される。
これにより、リストを順にたぐる処理の場合などく、次
の語２１のアドレスを毎回新たにアドレスレジスタ３に
設定することなく、単くリード信号を発行するだけで、
アドレスレジスタ３に設定された、ＣＡＲ部２２又は０
０８部２３を使って次のデータを読み出せる。
の語２１のアドレスを毎回新たにアドレスレジスタ３に
設定することなく、単くリード信号を発行するだけで、
アドレスレジスタ３に設定された、ＣＡＲ部２２又は０
０８部２３を使って次のデータを読み出せる。
他方、リストをたぐることをしない場合は中央処理装置
１が適当なアドレスをアドレスレジスタ３に設定しつつ
処理を行なう。
１が適当なアドレスをアドレスレジスタ３に設定しつつ
処理を行なう。
また、語はｌデータで構成されていても同様であること
は言うまでもない０ 〔発明の効果〕 以上説明した様に、本発明によれば、データを順にたぐ
る処理速度を顕著に向上できる。
は言うまでもない０ 〔発明の効果〕 以上説明した様に、本発明によれば、データを順にたぐ
る処理速度を顕著に向上できる。
第１図は本発明の一実施例を示すシステム構成図である
。 第２図は本発明の一実施例を示すＬＩＳＰのデータを示
す図である。 第３図は本発明の一実施例を示すＬＩＳＰデータのたぐ
る操作を示す図である。 記号の説明、１はメモリ、２はリードレジスタ、３はア
ドレスレジスタ、４はフラグ、５はマルチプレクサ、６
は中央処理装置ｌｌ （ＣＰ Ｕ） 。 第１図 第２図 策３図
。 第２図は本発明の一実施例を示すＬＩＳＰのデータを示
す図である。 第３図は本発明の一実施例を示すＬＩＳＰデータのたぐ
る操作を示す図である。 記号の説明、１はメモリ、２はリードレジスタ、３はア
ドレスレジスタ、４はフラグ、５はマルチプレクサ、６
は中央処理装置ｌｌ （ＣＰ Ｕ） 。 第１図 第２図 策３図
Claims (1)
- アドレス保持手段に設定されたアドレスによつてメモリ
からデータを読み出し処理するシステムにおいて、デー
タを読み出す際に該データ又は該データの一部をマルチ
プレクサを経由して保持手段に設定し、次に読み出すデ
ータを制御することを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190802A JPS6168642A (ja) | 1984-09-12 | 1984-09-12 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59190802A JPS6168642A (ja) | 1984-09-12 | 1984-09-12 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6168642A true JPS6168642A (ja) | 1986-04-09 |
Family
ID=16263984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59190802A Pending JPS6168642A (ja) | 1984-09-12 | 1984-09-12 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6168642A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328680A (ja) * | 1991-04-26 | 1992-11-17 | Tsubakimoto Chain Co | データ記憶方法 |
-
1984
- 1984-09-12 JP JP59190802A patent/JPS6168642A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04328680A (ja) * | 1991-04-26 | 1992-11-17 | Tsubakimoto Chain Co | データ記憶方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6168642A (ja) | デ−タ処理方式 | |
| KR950006476B1 (ko) | 도포패턴발생장치를 이용한 패턴도포방법 | |
| JPH0336644A (ja) | メモリ制御方式 | |
| KR950000312A (ko) | 로보트의 제어 방법 | |
| JPS6217873A (ja) | 画像処理方式 | |
| JPH01296303A (ja) | Ｐｃのデータ転送制御方式 | |
| JPS59109934A (ja) | デジタル入力回路 | |
| JPS61289446A (ja) | ハ−ドウエアスタツク制御方式 | |
| KR900001530Y1 (ko) | 폰트롬과 문자발생 램 사이의 데이터 전송회로 | |
| JPH01131936A (ja) | メモリデータの編集方式 | |
| JPS6195450A (ja) | レコ−ド排他制御方式 | |
| JPH0354646A (ja) | メモリ装置の書き込み方式 | |
| JPS59119456A (ja) | セグメンテイシヨンされたメモリのアクセス方式 | |
| JPS63180149A (ja) | 補助記憶装置のデ−タ処理方式 | |
| JPH0673223B2 (ja) | 磁気テープシステム | |
| JPH0728623A (ja) | リングバッファの制御方法 | |
| JPH058759U (ja) | 磁気デイスク処理装置 | |
| JPS6254322A (ja) | デ−タフアイル入出力方式 | |
| JPH04306746A (ja) | 記憶装置の記憶素子アクセス方式 | |
| JPH0212346A (ja) | データ保証方式 | |
| JPS63165949A (ja) | マイクロプロセツサ間におけるシエイクハンドシステム | |
| JPS61259349A (ja) | メモリアクセス方式 | |
| JPH0113142B2 (ja) | ||
| JPH0895853A (ja) | 低速動作メモリを複数バンク用いた順次高速アクセス方式 | |
| JPS61123951A (ja) | メモリ・システム |