JPS61123951A - メモリ・システム - Google Patents
メモリ・システムInfo
- Publication number
- JPS61123951A JPS61123951A JP24552884A JP24552884A JPS61123951A JP S61123951 A JPS61123951 A JP S61123951A JP 24552884 A JP24552884 A JP 24552884A JP 24552884 A JP24552884 A JP 24552884A JP S61123951 A JPS61123951 A JP S61123951A
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- JP
- Japan
- Prior art keywords
- memory
- word
- data
- access
- speed
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリ・システムに係わり、特に１語のビッ
ト方向にアクセス速度の異なるメモリ素子を使用するこ
とにより、１語のアクセスにおいてメモリ速度を階層化
せしめることにより、最も重要なデータ部分を高速にア
クセスできるようになったメモリ・システムに関するも
のである。
ト方向にアクセス速度の異なるメモリ素子を使用するこ
とにより、１語のアクセスにおいてメモリ速度を階層化
せしめることにより、最も重要なデータ部分を高速にア
クセスできるようになったメモリ・システムに関するも
のである。
従来のメモリ・システムとしては、メモリ全体を同一種
類のメモリ素子で構成する方式と、第４図に示すように
アクセス速度の異なるメモリ素子で階層構造とする方式
がある。第４図において、１は高速メモリ、２は中速メ
モリ、３は低速メモリをそれぞれ示す、後者の方式では
、一般のデータは全て低速大容量メモリ３に格納されて
おり、アクセスする必要のあるデータは中速メモリ２に
転送する。処理装置がアクセスする場合は、必要なデー
タだけ更に高速メモリ１に転送するが、階層化は１語又
は複数語を単位として扱う０以上の方式では、特に高速
にアクセスを要するデータがあっても、１語のデータは
同一のアクセス速度でしかアクセス出来ないという欠点
がある。
類のメモリ素子で構成する方式と、第４図に示すように
アクセス速度の異なるメモリ素子で階層構造とする方式
がある。第４図において、１は高速メモリ、２は中速メ
モリ、３は低速メモリをそれぞれ示す、後者の方式では
、一般のデータは全て低速大容量メモリ３に格納されて
おり、アクセスする必要のあるデータは中速メモリ２に
転送する。処理装置がアクセスする場合は、必要なデー
タだけ更に高速メモリ１に転送するが、階層化は１語又
は複数語を単位として扱う０以上の方式では、特に高速
にアクセスを要するデータがあっても、１語のデータは
同一のアクセス速度でしかアクセス出来ないという欠点
がある。
第５図はＬｉ５ｐのデータ構造を示す図である。
データの中には、整数型、実数型、文字型等がある。整
弊型は第５図（ａ）で示されるように１語で表現され、
先頭の８ビツトには整数であることを示すタグ情報が格
納され、残りの２４ビツト、には整・数データが格納さ
れる。実数型は第５図（ｂｌで示されるように２語で表
現され、最初の語の先頭８ビツトには実数型であること
を示すタグ情報が格納され、残り２４ビツトには第２番
目の語のアドレスを示すポインタ情報が格納され、第２
番目の語が実際の実数型データとなる。文字型は第５図
（０）で示されるように２語で表現され、最初の語の先
頭８ビツトには文字型であることを示すタグ情報が格納
され、残り２４ビツトには第２番目のアドレスを示すポ
インタ情報が格納され、第２番目の語が実際の文字型デ
ータとなる。なお、１語は３２ビツトである。
弊型は第５図（ａ）で示されるように１語で表現され、
先頭の８ビツトには整数であることを示すタグ情報が格
納され、残りの２４ビツト、には整・数データが格納さ
れる。実数型は第５図（ｂｌで示されるように２語で表
現され、最初の語の先頭８ビツトには実数型であること
を示すタグ情報が格納され、残り２４ビツトには第２番
目の語のアドレスを示すポインタ情報が格納され、第２
番目の語が実際の実数型データとなる。文字型は第５図
（０）で示されるように２語で表現され、最初の語の先
頭８ビツトには文字型であることを示すタグ情報が格納
され、残り２４ビツトには第２番目のアドレスを示すポ
インタ情報が格納され、第２番目の語が実際の文字型デ
ータとなる。なお、１語は３２ビツトである。
第６図はＬｉ５ｐ言語で記述されたプログラムを実行す
る処理装置の動作を説明するための図である。第６図で
４はタグ情報、５はデータ又はポインタ情報を示す０例
えば（ＰＬＵＳ Ａ Ｂ）というプログラムを実行
する場合、処理袋Ｗ６はまず変数Ａ及びＢをメモリから
読出し、それらのタグ情報を調べる。タグ情報が実数型
であれば浮動小数点演算を行う為の準備を行い、しかる
後にメモリから実際の実数型データを続出して演算を行
う、変数Ａ及びＢをメモリから続出したとき、それらが
整数型を示しておれば、処理装置６は整数型演算の為の
準備を行い、しかる後に実際の整数型演算を行う。
る処理装置の動作を説明するための図である。第６図で
４はタグ情報、５はデータ又はポインタ情報を示す０例
えば（ＰＬＵＳ Ａ Ｂ）というプログラムを実行
する場合、処理袋Ｗ６はまず変数Ａ及びＢをメモリから
読出し、それらのタグ情報を調べる。タグ情報が実数型
であれば浮動小数点演算を行う為の準備を行い、しかる
後にメモリから実際の実数型データを続出して演算を行
う、変数Ａ及びＢをメモリから続出したとき、それらが
整数型を示しておれば、処理装置６は整数型演算の為の
準備を行い、しかる後に実際の整数型演算を行う。
Ｌｉ５ｐ言語のプログラム等を処理する処理装置におい
ては、タグ情報を調べ、その後の演算の準備を行う仕事
の全体の仕事に対する比重は相当に大きく、この仕事を
効率良く行うことが出来ると、処理装置のスールプソト
を可なり向上することが可能となる。
ては、タグ情報を調べ、その後の演算の準備を行う仕事
の全体の仕事に対する比重は相当に大きく、この仕事を
効率良く行うことが出来ると、処理装置のスールプソト
を可なり向上することが可能となる。
本発明は、上記の考察に基づくものであって２、第６図
に示す如く、１語のデータにおける一部のデータの内容
によって処理装置が残りのデータに対して為すべき処理
が異なる計算機システムにおいて、指標となるデータを
格納するメモリを高速メモリで構成することにより、処
理を開始するための準備を高速で実行できるようにする
ことを提供することを目的としている。
に示す如く、１語のデータにおける一部のデータの内容
によって処理装置が残りのデータに対して為すべき処理
が異なる計算機システムにおいて、指標となるデータを
格納するメモリを高速メモリで構成することにより、処
理を開始するための準備を高速で実行できるようにする
ことを提供することを目的としている。
そしてそのため、本発明のメモリ・システムは・１語゛
のデータにおける一部のデータの内容によって処理装置
が残りのデータに対して為すべき処理が異なる計算機シ
ステムにおける複数のビットより成るデータを１語とし
てアクセスするメモリ・システムであって、１語を構成
するビット列を格納するメモリにアクセス速度の異なる
メモリ素子を使用し、１語を複数に分割せしめたアクセ
ス単位毎にアクセス速度を階層化せしめたことを特徴と
するものである。
のデータにおける一部のデータの内容によって処理装置
が残りのデータに対して為すべき処理が異なる計算機シ
ステムにおける複数のビットより成るデータを１語とし
てアクセスするメモリ・システムであって、１語を構成
するビット列を格納するメモリにアクセス速度の異なる
メモリ素子を使用し、１語を複数に分割せしめたアクセ
ス単位毎にアクセス速度を階層化せしめたことを特徴と
するものである。
以下、本発明を図面を参照しつつ説明する。第１図はビ
ット方向階層メモリの語構成を示しており、１語の中に
おいて、高速アクセスを要する部分７を高速メモリで構
成し、低速でアクセスしても良い部分８を低速メモリで
構成する。第３図に示すように、１語の中のアクセス単
位をデータ部１０とパリティ部工１より構成するように
したものである。高速メモリからのアクセス単位は先頭
８ビツト＋１パリテイであり、低速メモリからのアクセ
ス単位は残りのビット列（パリティを含む）である。
ット方向階層メモリの語構成を示しており、１語の中に
おいて、高速アクセスを要する部分７を高速メモリで構
成し、低速でアクセスしても良い部分８を低速メモリで
構成する。第３図に示すように、１語の中のアクセス単
位をデータ部１０とパリティ部工１より構成するように
したものである。高速メモリからのアクセス単位は先頭
８ビツト＋１パリテイであり、低速メモリからのアクセ
ス単位は残りのビット列（パリティを含む）である。
第３図は本発明の１実施例構成を示す図である。
第３図において、９は高速メモリ、１０は低速メモリ、
１１は処理装置をそれぞれ示す。高速メモＩ７１０の各
アドレスには１語の中の先頭８ビツト＋１パリテイの部
分が格納され、低速メモＩＪ １１の各アドレスには１
語の中の残りの部分が格納される。高速メモリ９と処理
装置１１の間には９ビツトのデータ・バス１本が設けら
れ、低速メモリ１０と処理装置１１の間には９ビツトの
データ・バスが３本設けられている。処理装置１１は、
Ｌｉ５ｐ言語で書かれたプログラムやＰＲＯＬＯＧで書
かれたプログラムを実行するものである。処理装置１１
は、例えば変数Ａをアクセスする場合、変数Ａのアドレ
スを指定して高速メモリ９及び低速メモリ１０に対して
同時に読出し要求を発行する。そうすると、最初に高速
メモリ９からタグ情報が送られて来るので、処理装置１
１はデータ型を調べ、データ型に適合した次の処理の準
備を行う。１〜２クロツク遅れて低速メモリ１０からデ
ータが送られて来るが、この時点では次に実行すべき処
理の準備が完了しているので、次の処理を直ちにに実行
することが出来る。
１１は処理装置をそれぞれ示す。高速メモＩ７１０の各
アドレスには１語の中の先頭８ビツト＋１パリテイの部
分が格納され、低速メモＩＪ １１の各アドレスには１
語の中の残りの部分が格納される。高速メモリ９と処理
装置１１の間には９ビツトのデータ・バス１本が設けら
れ、低速メモリ１０と処理装置１１の間には９ビツトの
データ・バスが３本設けられている。処理装置１１は、
Ｌｉ５ｐ言語で書かれたプログラムやＰＲＯＬＯＧで書
かれたプログラムを実行するものである。処理装置１１
は、例えば変数Ａをアクセスする場合、変数Ａのアドレ
スを指定して高速メモリ９及び低速メモリ１０に対して
同時に読出し要求を発行する。そうすると、最初に高速
メモリ９からタグ情報が送られて来るので、処理装置１
１はデータ型を調べ、データ型に適合した次の処理の準
備を行う。１〜２クロツク遅れて低速メモリ１０からデ
ータが送られて来るが、この時点では次に実行すべき処
理の準備が完了しているので、次の処理を直ちにに実行
することが出来る。
本発明の１実施例によれば、アクセス単位毎にパリティ
によってデータ・チェックが行われると共に高速でアク
セスする必要な部分については他の部分より高速でアク
セス出来る効果がある。なお、１語を３分割し、第１部
分を高速メモリに、第２部分を中速メモリに、第３部分
を低速メモリに格納するようにしても良い。
によってデータ・チェックが行われると共に高速でアク
セスする必要な部分については他の部分より高速でアク
セス出来る効果がある。なお、１語を３分割し、第１部
分を高速メモリに、第２部分を中速メモリに、第３部分
を低速メモリに格納するようにしても良い。
以上の説明から明らかなように、本発明によれば、１語
の中でビット方向にアクセス速度が異なるメモリ・シス
テムを構成出来るので、１語の中で高速にアクセスする
必要な部分について他の部分より高速にアクセス出来る
効果がある。
の中でビット方向にアクセス速度が異なるメモリ・シス
テムを構成出来るので、１語の中で高速にアクセスする
必要な部分について他の部分より高速にアクセス出来る
効果がある。
第１図はビット方向階層メモリの語構成を示す図、第２
図は１語の中のアクセス単位の構成を示す図、第３図は
本発明の１実施例構成を示す図、第４図は従来のメモリ
・システムの例を示す図、第５図はＬｉ５ｐのデータ構
造を示す図、第６図はＬｉ５ｐ言語で記述されたプログ
ラムを実行する処理装置の動作を説明するための図であ
る。
図は１語の中のアクセス単位の構成を示す図、第３図は
本発明の１実施例構成を示す図、第４図は従来のメモリ
・システムの例を示す図、第５図はＬｉ５ｐのデータ構
造を示す図、第６図はＬｉ５ｐ言語で記述されたプログ
ラムを実行する処理装置の動作を説明するための図であ
る。
Claims (1)
- １語のデータにおける一部のデータの内容によって処理
装置が残りのデータに対して為すべき処理が異なる計算
機システムにおける複数のビットより成るデータを１語
としてアクセスするメモリ・システムであって、１語を
構成するビット列を格納するメモリにアクセス速度の異
なるメモリ素子を使用し、１語を複数に分割せしめたア
クセス単位毎にアクセス速度を階層化せしめたことを特
徴とするメモリ・システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24552884A JPS61123951A (ja) | 1984-11-20 | 1984-11-20 | メモリ・システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24552884A JPS61123951A (ja) | 1984-11-20 | 1984-11-20 | メモリ・システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61123951A true JPS61123951A (ja) | 1986-06-11 |
Family
ID=17135025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24552884A Pending JPS61123951A (ja) | 1984-11-20 | 1984-11-20 | メモリ・システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61123951A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018120433A (ja) * | 2017-01-25 | 2018-08-02 | 株式会社東芝 | 積和演算器、ネットワークユニットおよびネットワーク装置 |
-
1984
- 1984-11-20 JP JP24552884A patent/JPS61123951A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2018120433A (ja) * | 2017-01-25 | 2018-08-02 | 株式会社東芝 | 積和演算器、ネットワークユニットおよびネットワーク装置 |
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