JP2606305B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は主に人工知能分野へ使用することを目的とし
たデータ処理装置に関するもである。

従来の技術 近年、コンピュータ応用の一つとして人工知能分野が
盛んに研究されている。この分野においては構造を持っ
たデータを処理する必要があり、そのため構造データを
取り扱うことのできる言語であるLISPが広く使用されて
いる。LISP言語は汎用のコンピュータで実行するのは非
効率であるため様々な工夫を施した専用マシンが開発さ
れてきた。

これら専用マシンは主に言語的側面からアプローチを
行って改善を行なったものでその改善の内容の代表的な
ものを以下に示す。

（１） CAR,CDR等、原始的関数はマイクロプログラム
レベルで実行する。

（２） ジェネリックデータタイプを扱うためTAG付き
データ形式とする。

（３） スタック処理を高速にするためハードウエアコ
ントロールスタックを設ける（たとえば「LISPマシン」
情報処理 Vol.23No.8pp752−772）。

このように、言語の実行系に関する改善はなされてき
たものの、計算機内部における構造体データと表現とし
ては基本的には要素の順序関係と結合の方法をポインタ
で表現したもの（以下リストと呼ぶ）を使用しているた
め次のような問題があった。

（１） 任意の要素へのアクセスがリストたぐりとなり
効率が悪い。

（２） リストマッチングはリストの分解操作を伴うた
め非効率である。

（３） ガーベッジコレクションが困難である。

（４） メモリ参照の局所性が悪く、キャッシュのヒッ
ト率が下がる。また、基本的には共有構造をとるため以
下の問題に生じた。

（５） RPLACA,RPLACD等、直接リスト操作を行うと陰
に他のデータも変更してしまうといった思いがけない副
作用が生じる。

（６） 並列処理時、変数のロックが困難である。

これらの問題点を解決するためには、基本的にリスト
データの表現をかえる必要がある。２進木リストは始点
のノードから始まって順次左右に分岐して行き葉のノー
ドでそれぞれの分岐が終了する形をとる。葉のノードに
はアトムノードとNILノードの２種類がある。葉のノー
ドでないノード分岐が続行している事を示すリストノー
ドである。このリストノードは葉のノードの位置を間接
的にあらわすためのものである。

ポインタ表現ではこの構造表現をそのままの形で全て
のノードをアドレス接続したセルで表現している。

しかしながら、葉のノードの位置を直接的にあらわす
ことができれば、リストノードの情報を持つ必要はな
い。したがって、葉の位置情報と葉自身の情報を順次並
べた表で、等価なリストデータを表現することができ
る。我々はこの葉のノード位置を表現する方法としてCD
R方向に順次番号を付け、CAR方向に順次項目を割り当て
た一次元ベクトル表現を採用した。したがってリストデ
ータは葉の位置情報を示すベクトルと葉自身の情報を組
としたデータの集合で表現される。

第３図にリストデータの表現例を示す。これはＳ式で
表記した場合（Ａ（Ｂ（Ｃ））Ｄ）となるリストデータ
の図式表現（ａ）、および、表形式表現（ｂ）を示した
ものである。図式表現において丸印はリストノードを表
し、四角で囲ったものは葉のノードを示している。また
各ノードの上に付記した数字列は上記した方法に従って
表したノード位置を示すものである。この葉の部分を抜
きだして表の形で表現したものが表形式表現ｂであっ
て、アドレス部にノード位置ベクトルが、バリュー部に
葉の要素が入った表で構成されている。

リストをこのような表形式で表現した場合、前記した
ポインタ表現の多くの欠点は免れることができ、さらに
各要素の演算を並列に行なうことによって、パターンマ
ッチングなどのリスト処理を高速におこなうことができ
る。

以下図面を参照しながら上述した従来のデータ処理装
置の一例について説明する。第４図は従来のデータ処理
装置の構成を示すものである。

第４図において22は主データメモリ装置、23は主デー
タレジスタ装置、24は主データ演算装置、26は要素メモ
リ装置、27は要素レジスタ装置、28は要素演算装置、30
はデータ制御部であり、主データメモリ装置22と主デー
タレジスタ装置23と主データ演算装置24より構成される
主データ処理部25と、要素メモリ装置26と要素レジスタ
装置27と要素演算装置28より構成される要素処理部29に
よって構成される。

以上のように構成されたデータ処理装置につき、以下
第３図、第４図および第５図を用いてその動作を説明す
る。

まず、第５図は主データメモリ装置22と要素メモリ装
置26との関係を示す図である。

第５図において、22は主メモリ装置、26は要素メモリ
装置、31はリストデータ識別情報であり、32は要素アド
レス部、33はバリュー部、34は単位アドレス記録域であ
る。

リストデータは、識別情報と複数の要素データからな
る。リストデータの識別情報31は、要素メモリ内のアド
レスであり、主データメモリ装置22に記憶されている。
また、リストの要素データは、各々複数の単位アドレス
記憶域34からなる要素アドレス部32とバリュー部33から
なり、同一のリストデータを構成する複数の要素データ
は、複数の要素メモリ装置26においてリストデータ識別
情報31に示される同一アドレスに記憶されている。

同様に、主データレジスタ装置23と各要素レジスタ装
置27も対応関係を持つ。

リストデータに対する処理が必要なときには、リスト
データの識別情報31を主データメモリ装置22から主レジ
スタ装置23に転送すると同時に、データ制御装置30によ
り各要素処理部29に対し同一のアドレスに各要素を転送
し、各要素処理部29において、要素メモリ装置26の指示
されたアドレスから要素データを要素レジスタ装置27に
転送する。さらに、主データ演算装置24に対する演算命
令と同時に、データ制御装置30により各要素処理部29に
対し同一の演算命令を転送し、複数の要素演算装置28に
より複数の要素データに対し、並列に演算を施すことが
できる。

発明が解決しようとする課題 しかしながら、前記した表形式では、要素アドレス部
の単位アドレス記憶域に設定できるアドレスのベクトル
長の大きさに制限があり、その制限より大きなアドレス
のベクトル長を有するリストは、処理することができな
いという問題点を有していた。

本発明は上記問題点に鑑みてなされたもので、簡単な
構成でアドレスのベクトル長の制限なく大きなリストも
表形式のリストデータとして処理することのできるデー
タ処理装置を提供するものである。

課題を解決するための手段 上記問題点を解決するために本発明のデータ処理装置
は、リストデータを木構造で表現したときのノードの位
置を示すアドレス部とデータ値へのリファレンスを示す
バリュー部とで構成した表形式のデータとして記憶する
要素メモリ装置と、上記表形式データの要素を転送して
記憶するアドレス部とバリュー部からなる要素レジスタ
装置とから構成される複数の要素データ処理部と、リス
トデータの識別情報と非リストデータを記憶する主デー
タメモリ装置と、上記主データメモリ装置に記憶された
リストデータの識別情報と非リストデータを転送して記
憶する主データレジスタ装置とから構成される主データ
処理部と、上記要素レジスタ装置にノード位置を示すア
ドレスのベクトル長がオーバーフローしている要素があ
ることを示すフラグを記憶するレジスタ対応フラグ記憶
装置とオーバーフローしたアドレス値の拡張部分の記憶
場所を示すポインタを記憶するレジスタ対応ポインタ記
憶装置と、上記要素メモリ装置にノード位置を示すアド
レスのベクトル長がオーバーフローしている要素がある
ことを示すフラグを記憶するメモリ対応フラグ記憶装置
とオーバーフローしたアドレス値の拡張部分の記憶場所
を示すポインタを記憶するメモリ対応ポインタ記憶装置
とから構成されるオーバーフロー記憶部と、上記主デー
タ処理部と上記複数の要素データ処理部と上記オーバー
フロー記憶部間の処理の制御を行なうデータ制御部とい
う構成を備えたものである。

作用 本発明は上記した構成によって、リストのノード位置
を示すアドレスのベクトル長のオーバーフローが発生し
た場合は、ノード位置を示すアドレスのベクトル長のオ
ーバーフローを示すフラグとオーバーフローしたアドレ
ス値の拡張部分の記憶場所を示すポインタをオーバーフ
ロー記憶部に格納し、オーバーフロー記憶部の格納内容
を参照して、処理することにより、リストのアドレスの
ベクトル長による制限をなくし、アドレスのベクトル長
の大きなリストを処理することが出来る。

実 施 例 以下本発明の一実施例のデータ処理装置について、図
面を参照しながら説明する。

第１図は本発明の実施例におけるデータ処理装置の構
成を示すものである。

第１図において１は主データメモリ装置、２は主デー
タレジスタ装置、３は主データ演算装置、４は主データ
メモリ装置１、主データレジスタ装置２、主データ演算
装置３より構成される主データ処理部、５はメモリ対応
フラグ記憶装置、６はメモリ対応ポインタ記憶装置、７
はレジスタ対応フラグ記憶装置、８はレジスタ対応ポイ
ンタ記憶装置、９はメモリ対応フラグ記憶装置５、メモ
リ対応ポインタ記憶装置６、レジスタ対応フラグ記憶装
置７、レジスタ対応ポインタ記憶装置８より構成される
オーバーフロー記憶部、10は要素メモリ装置、11は要素
レジスタ装置、12は要素演算装置、13は要素メモリ装置
10、要素レジスタ装置11、要素演算装置12より構成され
る複数の要素処理部、14はデータ制御装置である。

以上のように構成されたデータ処理装置につき、以下
第１図および第２図を用いてその動作を説明する。

まず、第２図は上記実施例のデータ処理装置におい
て、アドレスのベクトル長が単位アドレス記憶域の制限
を越えたリストデータの記憶方法を示す図である。

第２図において１は主データモメリ装置、５はメモリ
対応フラグ記憶装置、６はメモリ対応ポインタ記憶装
置、10は要素メモリ装置、15はリスト識別アドレス、16
は要素アドレス部、17はバリュー部、18は単位アドレス
記憶域であり格納できるアドレスの最大ベクトル長をＮ
とする。さらに、19はフラグ記憶域、20はポインタ記憶
域、21はバリュー記憶域である。メモリ対応ポインタ記
憶装置６の各ポインタ記憶域20と要素メモリ装置10の同
じアドレスの各単位アドレス記憶域とバリュー記憶域21
は対応し、メモリ対応ポインタ記憶装置６の各ポインタ
記憶域20とメモリ対応フラグ記憶域５の各フラグ記憶域
19も対応する。同様に、第１図においてレジスタ対応フ
ラグ記憶装置７とレジスタ対応ポインタ記憶装置８と各
要素レジスタ装置11も対応関係を持つ。

リストを構成する複数の要素データのアドレスのベク
トル長が、全て単位アドレス記憶域のアドレスの最大ベ
クトル長の制限内に収まる場合には、そのリストのリス
ト識別アドレス15のポインタがさすフラグ記憶域19の値
は０であり、他は要素のデータの記憶方法、処理方法は
従来例と同じである。

リストを構成する要素データのうち、そのアドレスの
ベクトル長が、単位アドレス記憶域のアドレスの最大ベ
クトル長の制限内に収まらない要素データが存在する場
合、そのリストのリスト識別アドレス15のポインタがさ
すフラグ記憶域19の値は１であり、アドレスの最大ベク
トル長に収まる単位アドレス記憶域18ばかりを持つ要素
アドレス部16の要素も、アドレスの最大ベクトル長に収
まらない単位アドレス記憶域を持つ要素アドレス部16の
要素も、その要素のバリューは、従来と同じくそのリス
トのリスト識別アドレス15のさすバリュー部17に持つ。
さらに、リスト識別アドレス15がさすフラグ記憶域19に
対応するポインタ記憶域20には、要素データの単位アド
レス記憶域の最大ベクトル長Ｎを越えたアドレスの越え
た部分の値を記憶する要素メモリ装置10のアドレスが書
かれている。このアドレス値と同一の各要素メモリ装置
10のアドレスには、同じ要素メモリ装置の要素データの
アドレス部16の単位アドレス記憶域18に対応する単位ア
ドレス記憶域18に最大ベクトル長Ｎを越えたアドレスの
値を、Ｎ以内のベクトル長の値とＮを越えたベクトル長
の値にわけて記憶する。わけた値がさらに単位アドレス
記憶域の最大ベクトル長Ｎを越えた場合、さらにポイン
タ記憶域20がさすフラグ記憶域19を１にし、そのフラグ
記憶域19に対応するポインタ記憶域20に要素データの単
位アドレス記憶域18のアドレス値をＮ以内のベクトル長
の値とＮを越えたベクトルの値にわけて記憶し、その値
を記憶する要素メモリ装置10のアドレスを設定する。こ
れを繰返すことにより、アドレスのベクトル長の大きな
リストを処理することができる。

このように、単位アドレス記憶域18で記憶できないア
ドレス値をオーバーフロー記憶部９により、１つのアド
レスについて複数の単位アドレス記憶域18を持てるよう
にして、それらのアドレスをあわせることにより、大き
なベクトル長のアドレス値に対応することができ、した
がって上記の構成によって、任意のアドレス値のリスト
データを処理できる。

発明の効果 以上のように本発明は、リストデータを木構造で表現
したときのノードの位置を示すアドレス部とデータ値へ
のリファレンスを示すバリュー部とで構成した表形式の
データとして記憶する要素メモリ装置と、上記表形式デ
ータの要素を転送して記憶するアドレス部とバリュー部
からなる要素レジスタ装置と、上記要素レジスタ装置に
記録された要素に演算を行なう要素演算装置とから構成
される複数の要素データ処理部と、リストデータの識別
情報と非リストデータを記憶する主データメモリ装置
と、上記主データメモリ装置に記憶されたリストデータ
の識別情報と非リストデータを転送して記憶する主デー
タレジスタ装置と、上記主データレジスタ装置に記録さ
れたリストデータの識別情報と非リストデータに演算を
行なう主データ演算装置とから構成される主データ処理
部と、上記要素レジスタ装置にノード位置を示すアドレ
スのベクトル長がオーバーフローしている要素があるこ
とを示すフラグを記憶するレジスタ対応フラグ記憶装置
とオーバーフローしたアドレス値の拡張部分の記憶場所
を示すポインタを記憶するレジスタ対応ポインタ記憶装
置と、上記要素メモリ装置にノード位置を示すアドレス
のベクトル長がオーバーフローしている要素があること
を示すフラグを記憶するメモリ対応フラグ記憶装置とオ
ーバーフローしたアドレス値の拡張部分の記憶場所を示
すポインタを記憶するメモリ対応ポインタ記憶装置とか
ら構成されるオーバーフロー記憶部と、上記主データ処
理部と上記複数の要素データ処理部と上記オーバーフロ
ー記憶部間の処理の制御を行なうデータ制御部を設ける
ことにより、リストのアドレスのベクトル長のオーバー
フローが発生した場合は、アドレスのベクトル長のオー
バーフローを示すフラグとオーバーフローしたアドレス
値の拡張部分の記憶場所を示すポインタをオーバーフロ
ー記憶部に格納し、オーバーフロー記憶部の格納内容を
参照して、処理することにより、リストのアドレスのベ
クトル長による制限をなくし、アドレスのベクトル長の
大きなリストを処理することができるようになる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデータ処理装置の構
成図、第２図は本発明の一実施例におけるデータ処理装
置での表現を示す図、第３図はリストデータの表形式表
現の一例を示す図、第４図は従来のデータ処理装置、第
５図は従来の主データメモリ装置と要素メモリ装置の関
係図である。 １……主データメモリ装置、２……主データレジスタ装
置、３……主データ演算装置、４……主データ処理部、
５……レジスタ対応フラグ記憶装置、６……レジスタ対
応ポインタ記憶装置、７……メモリ対応フラグ記憶装
置、８……メモリ対応ポインタ記憶装置、９……オーバ
ーフロー記憶部、10……要素メモリ装置、11……要素レ
ジスタ装置、12……要素演算装置、13……要素処理部、
14……制御装置。

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】リストデータを木構造で表現したときのノ
   ードの位置を示すアドレス部とデータ値へのリファレン
   スを示すバリュー部とで構成した表形式のデータとして
   記憶する要素メモリ装置と、上記表形式データの要素を
   転送して記憶するアドレス部とバリュー部からなる要素
   レジスタ装置とから構成される複数の要素データ処理部
   と、リストデータの識別情報と非リストデータを記憶す
   る主データメモリ装置と、上記主データメモリ装置に記
   憶されたリストデータの識別情報と非リストデータを転
   送して記憶する主データレジスタ装置とから構成される
   主データ処理部と、上記要素レジスタ装置にノード位置
   を示すアドレスのベクトル長がオーバーフローしている
   要素があることを示すフラグを記憶するレジスタ対応フ
   ラグ記憶装置とオバーフローしたアドレス値との拡張部
   分の記憶場所を示すポインタを記憶するレジスタ対応ポ
   インタ記憶装置と、上記要素メモリ装置にノード位置を
   示すアドレスのベクトル長がオーバーフローしている要
   素があることを示すフラグを記憶するメモリ対応フラグ
   記録装置とオーバーフローしたアドレス値の拡張部分の
   記憶装置を示すポインタを記憶するメモリ対応ポインタ
   記憶装置とから構成されるオーバーフロー記憶部と、上
   記主データ処理部と上記複数の要素データ処理部と上記
   オーバーフロー記憶部間の処理の制御を行なうデータ制
   御部を具備することを特徴とするデータ処理装置。