JPH0231278A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は主に人工知能分野に使用することを目的とした
データ処理装置に関するものである。

従来の技術 近年、コンピュータ応用の一つとして人工知能分野が盛
んに研究されている。この分野においては構造を持った
データを処理する必要かあり、そのため構造データを取
シ扱うことのできる言語であるＬＩＳＰが広く使用され
ている。ＬＩＳＰ言語を汎用のコンピュータで実行する
のは非効率であるため様々な工夫を施した専用マシンが
開発されてきた。

これら専用マシンは主に言語的側面からアプローチを行
って改善を行ったものでその改善の内容の代表的なもの
を以下に示す。

（１）ＣＡＲ，ＣＤＲ等、原始的関数はマイクロプログ
ラムレベルで実行する。

（匂　ジェネリックデータタイプを扱うためＴＡＧ付き
データ形式とする。

（３）スタック処理を高速にするためハードウェアコン
トロールスタックを設ける。（参考文献ｒ　Ｌ　Ｉ　Ｓ
　Ｐ−ｒシｙ　」情報処理Ｖｏ１．２３　Ａａｐｐ　７
５２−７７２） しかしながら、上記したような言語の実行系に関する改
善はなされてきたものの、計算機内部における構造体デ
ータの表現としては基本的には要素の順序関係と結合の
方法をポインタで表現したもの（以下リストと呼ぶ）を
使用している。一般にリストは２進木で表現され、始点
のノードから始まって順次左右に分岐して行き葉のノー
ドでそれぞれの分岐が終了する形をとる。葉のノードに
はアトムノードとＮＩＬノードの２種類がある。

葉のノードでなｈノードは分岐が続行している事を示す
リストノードである。このリストノードは葉のノードの
位置を間接的に表すためのものである。

ポインタ表現ではこのリスト構造をそのままの形で表現
し、全てのノードをアドレスで接続したセルで表現して
いるために次のような問題がある。

（１）　　任意の位置にある要素のアクセス、リスト内
での任意の要素の検索、リストの分解・結合にリストた
ぐりを伴い効率が悪い。

（匂　リストのマツチング、リスト内での任意のサブリ
ストの検索にリストの分解操作を伴うため非効率である
。

これらの問題点を解決するためには、基本的にリストデ
ータの表現をかえる必要がある。すなわち、葉のノード
の位置を直接的に表すことができれば、リストノードの
情報を持つ必要はない。したがって、葉の位置情報と葉
自身の情報を順次並べた表で、等価なリストデータを表
現することができる。この葉のノード位置を表現する方
法としてリストの長さ方向に順次番号を付け、深さ方向
に順次項目を割り当てた一次元ベクトル表現を用いると
、リストデータは葉の位置情報を示すベクトルと葉自身
の情報を組としたデータの集合として表形式で表現され
る。

第４図にリストデータの表現例を示す。これはものであ
る。図式表現において丸印はリストノードを表し、四角
で囲ったものは葉のノードを示している。また各ノード
の上に付記した数字列は上記した方法に従って表したノ
ード位置を示すものである。この葉の部分を抜きだして
表の形で表現したものが表形式表現２であって、要素ア
ドレス部にノード位置ベクトルが、バリュ一部に葉の要
素が入った表で構成されている。

リストをこのような表形式で表現した場合、ポインタを
たぐるととなく各要素をアクセスすることができ、さら
に各要素の演算を並列に行うことによって、パターンマ
ツチングなどのリスト処理を高速に行うことが出来る。

以下図面を参照しながら上述した従来のデータ処理装置
の一例について説明する。

第６図は従来のデータ処理装置の構成を示すものである
。

第６図において６１は主メモリ装置、６２は主レジスタ
装置、６４は主メモリ装置６１と複数の主レジスタ装置
６２と主演算装置６３によシ構成される主データ処理部
、６６は要素メモリ装置、６６は要素レジスタ装置、６
７は要素演算装置、５８は要素メモリ装置６５と複数の
要素レジスタ装置６６と要素演算装置６７によシ構成さ
れる複数の要素データ処理部、６９は制御装置である。

以上のように構成されたデータ処理装置につき、以下第
４図、第６図および第６図を用いてその動作を説明する
。

まず、第６図は主メモリ装置と要素メモリ装置との関係
を示す図である。

第６図において、６１は主メモリ装置、６６は要素メモ
リ装置、６１はリストデータの識別情報であシ、６２は
要素アドレス部、６３はバリュー部である。

リストデータは、識別情報と複数の要素データからなる
。リストデータの識別情報６１は、要素メモリ内のアド
レスであシ、主メモリ装置５１に記憶されている。また
、リストの要素データは、各々要素アトシ虐６２とバリ
ュ一部６３からなり、同一のリストデータを構成する複
数の要素データは、複数の要素メモリ装置６６において
リストデータの識別情報６１に示される同一アドレスに
記憶されている。

同様に、主レジスタ装置６２と各要素レジスタ装置６６
も対応関係を持つ。

リストデータに対する処理が必要なときには、リストデ
ータの識別情報６１を主メモリ装置６１から主レジスタ
装置６２に転送すると同時に、制御装置１９により各要
素処理部６８に対し同一のアドレスを流し、各要素処理
部６８において、要素メモリ装置６６の指示されたアド
レスから要素データを要素レジスタ装置６６に転送する
。さらに、主演算装置６３に対する演算命令と同時に、
制御装置６９によシ各要素処理部６８に対し同一の演算
命令を流し、複数の要素演算装置６８によシ複数の要素
データに対し、並列に演算を施すことができる。

発明が解決しようとする課題 しかしながら上記のような構成では、要素データ処理部
の数に制限があるため、要素数が要素データ処理部の数
を越えるようなリストデータは処理できないという課題
を有していた。

本発明は上記課題に鑑み、表形式のリストデータの並列
処理において、任意の要素数のリストデータを処理でき
るようなデータ処理装置を提供するものである。

課題を解決するための手段 上記課題を解決するために本発明のデータ処理装置は、
リストデータの要素の格納位置情報を記憶する主メモリ
装置と、上記主メモリ装置に記憶されたデータを転送し
て記憶する主レジスタ装置と、上記主レジスタ装置に記
憶されたデータを演算する主演算装置とから構成される
主データ処理部と、リストデータの各要素をノードの位
置を示す要素アドレス部とデータ値の格納位置を示すバ
リュ一部とで構成して記憶する要素メモリ装置と、上記
要素メ七す装置に記憶された要素を転送して記憶する要
素レジスタ装置と、上記要素レジスタ装置に記憶された
要素を演算する要素演算装置とから構成される複数の要
素データ処理部と、要素データ処理部の数が不足するリ
ストデータのオーバーフロー情報を記憶するオーバーフ
ロー情報記憶装置と、制御装置とを具備し、任意の要素
数のリストデータを処理できるようＫしたものである。

作　　用 本発明は上記した構成によって、要素データ処理部の数
が不足するリストデータに対し、オーバーフロー情報記
憶装置によシ指示された要素メモリ装置のアドレスに、
要素データの続きを記憶することによシ、任意の要素数
のリストデータを処理できるようにしたものである。

実施例 以下本発明の一実施例のデータ処理装置について、図面
を参照しながら説明する。

第１図は本発明の実施例におけるデータ処理装置の構成
を示すものである。

第１図において１は主メモリ装置、２は主レジスタ装置
、３は主演算装置、４は主メモリ装置１゜主レジスタ装
置２．主演算装置３よシ構成される主データ処理部、６
はオーバーフロー情報記憶装置、６は要素メモリ装置、
７は要素レジスタ装置、８は要素演算装置、９は要素メ
モリ装置６．要素レジスタ装置７．要素演算装置８よシ
構成される複数の要素データ処理部、１ｏは制御装置で
ある。

以上のように構成されたデータ処理装置につき、以下第
１図、第２図および第３図を用いてその動作を説明する
。

まず、第２図は上記実施例のデータ処理装置において、
要素数がオーバーフローしているリストデータの記憶方
法を示す図である。

第２図において１は主メモリ装置、６は要素メモリ装置
、６はオーバーフロー情報記憶装置、２１はリスト識別
アドレス、２２はオーバーフロー７ラグ、２３は補助ア
ドレス部、２４は要素アドレス部、２６はバリュ一部で
ある。以下、説明のため要素データ処理部の数をＮとす
る。

第３図は要素数がオーバーフローしているリストデータ
の例として、８式で表記した場合（ｘ４．Ｘ２．・・・
・・・ｘ８４・・・・・・ｘ、ｏｏ）となるリストデー
タの表表現１、および、上記実施例のデータ処理装置に
おける上記リストデータの要素データを示すものである
。

リストを構成する要素の数が、要素データ処理部の数に
収まる場合には、オーバー７０−情報メモリ６内のリス
ト識別アドレス２１のオーバーフローフラグ２２の値は
０であシ、各要素メモリ装置６内のリスト識別アドレス
２１に、要素データが記憶されており、要素データの記
憶方法、処理方法は従来例と同じである。

リストを構成する要素数が要素データ処理部の数を越す
場合、オーバー７０−情報メモリ６内のリスト識別アド
レスのオーバーフローフラグの値は１であシ、各要素メ
モリ装置６内のリスト識別アドレス２１には、要素デー
タのうち要素データ処理部の数Ｎに収まる要素データを
記憶する。さらに、オーバーフロー情報メモリ６内のリ
スト識別アドレス２１の補助アドレス部２３には、要素
データの続きを記憶する要素メモリ内のアドレスが書か
れている。このアドレス値と同一の各要素メモリ装置の
アドレスには、要素データの続きが記憶されている。例
えば、Ｎが６４の場合、第３図１の表表現で示されるリ
ストデータは、本実施例のデータ処理装置では、第３図
２のように表現される。

したがって上記の構成によって、任意の要素数のリスト
データを処理できる。

発明の効果 以上のように本発明は、リストデータの要素の格納位置
情報を記憶する主メモリ装置と、上記主メモリ装置に記
憶されたデータを転送して記憶する主レジスタ装置と、
上記主レジスタ装置に記憶されたデータを演算する主演
算装置とから構成される主データ処理部と、リストデー
タの各要素をノードの位置を示す要素アドレス部とデー
タ値の格納位置を示すバリュ一部とで構成して記憶する
要素メモリ装置と、上記要素メモリ装置に記憶された要
素を転送して記憶する要素レジスタ装置と、上記要素レ
ジスタ装置に記憶された要素を演算する要素演算装置と
から構成される複数の要素データ処理部と、要素データ
処理部の数が不足するリストデータのオーバー７０−情
報を記憶するオーバーフロー情報記憶装置と、制御装置
とを具備し、任意の要素数のリストデータを処理できる
ようになる。

【図面の簡単な説明】

第１図は本発明の一実施例におけるデータ処理装置の構
成図、第２図は要素数がオーバーフローしているリスト
データの表示方法を示す図、第３図は本発明の一実施例
の説明に用いるリストデータの表表現および本発明の一
実施例におけるデータ処理装置での表現を示す図、第４
図はリストデータの表表現の一例を示す図、第６図は従
来のデータ処理装置の構成図、第６図は主メモリ装置と
要素メモリ装置の関係を示す図である。 １・・・・・・主メモリ装置、２・・・・・・主レジス
タ装置、３・・・・・・主演算装置、４・・・・・・在
データ処理部、６・・・・・・オーバーフロー情報記憶
装置、６・・・・・・要素メモリ装置、７・・・・・・
要素レジスタ装置、８・・−・・要素演算装置、９・・
・・・・要素データ処理部、１０・・山・制御第 図 を東アにシヌ舘 バリュー奉β 第 図 （Ａ （Ｂ （Ｃ）） Ｄ） ＄１アドレス幇 バリコー榴 第 図 イ２　　　に３ ６２　　　ど３ Ｌ！Ｍ？（，３

Claims (1)

【特許請求の範囲】
1. リストデータの要素の格納位置情報を記憶する主メモリ
   装置と、上記主メモリ装置に記憶されたデータを転送し
   て記憶する主レジスタ装置と、上記主レジスタ装置に記
   憶されたデータを演算する主演算装置とから構成される
   主データ処理部と、リストデータの各要素をノードの位
   置を示す要素アドレス部とデータ値の格納位置を示すバ
   リュー部とで構成して記憶する要素メモリ装置と、上記
   要素メモリ装置に記憶された要素を転送して記憶する要
   素レジスタ装置と、上記要素レジスタ装置に記憶された
   要素を演算する要素演算装置とから構成される複数の要
   素データ処理部と、要素データ処理部の数が不足するリ
   ストデータのオーバーフロー情報を記憶するオーバーフ
   ロー情報記憶装置と、制御装置とを具備し、任意の要素
   数のリストデータを処理できることを特徴とするデータ
   処理装置。