JPS6157740B2 - - Google Patents
Info
- Publication number
- JPS6157740B2 JPS6157740B2 JP55097761A JP9776180A JPS6157740B2 JP S6157740 B2 JPS6157740 B2 JP S6157740B2 JP 55097761 A JP55097761 A JP 55097761A JP 9776180 A JP9776180 A JP 9776180A JP S6157740 B2 JPS6157740 B2 JP S6157740B2
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- pll circuit
- output
- controlled oscillator
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000010355 oscillation Effects 0.000 claims description 12
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 230000011664 signaling Effects 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 4
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000005236 sound signal Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Superheterodyne Receivers (AREA)
- Noise Elimination (AREA)
- Input Circuits Of Receivers And Coupling Of Receivers And Audio Equipment (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
この発明はPLL（フエイズロツクドループ）回
路を用いたPLL周波数シンセサイザチユーナに関
する。
路を用いたPLL周波数シンセサイザチユーナに関
する。
PLL周波数シンセサイザチユーナに於ては、第
１図にそのブロツクを示す如く、アンテナ１によ
るRF（高周波）信号はRFアンプ２により増幅
後、ミキサ３において局発信号と混合されてIF
（中間周波）信号に変換される。このIF信号を選
択増幅するIFアンプ４が設けられ、この増幅出
力は例えばAM検波をなす検波器５により復調さ
れてオーデイオ信号出力となる。
１図にそのブロツクを示す如く、アンテナ１によ
るRF（高周波）信号はRFアンプ２により増幅
後、ミキサ３において局発信号と混合されてIF
（中間周波）信号に変換される。このIF信号を選
択増幅するIFアンプ４が設けられ、この増幅出
力は例えばAM検波をなす検波器５により復調さ
れてオーデイオ信号出力となる。
先述した局発信号を得べくPLL回路６が設けら
れている。すなわち基準信号発振器６１の出力
と、制御器としてのコントローラ７により分周比
が可変される可変分周器６２の出力とが周波数・
位相比較器６３により比較されて、その誤差出力
がLPF（ローパスフイルタ）６４を介してVCO
（電圧制御発振器）６５の制御電圧となり、この
VCO出力が局発信号として用いられると共に可
変分周器６２の入力となる如き構成である。
れている。すなわち基準信号発振器６１の出力
と、制御器としてのコントローラ７により分周比
が可変される可変分周器６２の出力とが周波数・
位相比較器６３により比較されて、その誤差出力
がLPF（ローパスフイルタ）６４を介してVCO
（電圧制御発振器）６５の制御電圧となり、この
VCO出力が局発信号として用いられると共に可
変分周器６２の入力となる如き構成である。
こゝでAM放送帯におけるRF受信周波数frは
531KHz〜1602KHzであり、局間隔周波数は
9KHzに設定されているのが一般的である。そし
て当該PLL周波数シンセサイザチユーナにおける
規定のIF信号周波数fiは、例えばヨーロツパ道域
向けのものでは468KHzとされてアツパーローカ
ル方式となつている。従つて、VCO65による局
発信号周波数flは999KHz（531＋468）〜
2070KHz（1602＋468）の範囲で可変される必要
がある。そのために基準発振器６１の発振周波数
fsが局間隔周波数である9KHzに等しく選定され
ており、分周器６２の分周比をＮ（正の整数）と
すれば、 fl／Ｎ＝fs ……………(1) なる関係式が成立するから、当該分周比Ｎは111
〜230なる範囲を１ステツプずつ増減可能なよう
にコントローラ７によりデイジタル的に制御され
て選局がなされ得るようになつている。
531KHz〜1602KHzであり、局間隔周波数は
9KHzに設定されているのが一般的である。そし
て当該PLL周波数シンセサイザチユーナにおける
規定のIF信号周波数fiは、例えばヨーロツパ道域
向けのものでは468KHzとされてアツパーローカ
ル方式となつている。従つて、VCO65による局
発信号周波数flは999KHz（531＋468）〜
2070KHz（1602＋468）の範囲で可変される必要
がある。そのために基準発振器６１の発振周波数
fsが局間隔周波数である9KHzに等しく選定され
ており、分周器６２の分周比をＮ（正の整数）と
すれば、 fl／Ｎ＝fs ……………(1) なる関係式が成立するから、当該分周比Ｎは111
〜230なる範囲を１ステツプずつ増減可能なよう
にコントローラ７によりデイジタル的に制御され
て選局がなされ得るようになつている。
この時、LPF６４の出力である直流電圧は局発
信号周波数flの可変制御に用いられると共にRF
アンプ２における同調回路（図示せず）のチユー
ニング電圧としても用いられて希望とする受信号
のみが選択的に抽出増幅されるものである。
信号周波数flの可変制御に用いられると共にRF
アンプ２における同調回路（図示せず）のチユー
ニング電圧としても用いられて希望とする受信号
のみが選択的に抽出増幅されるものである。
こゝで、局発信号周波数の可変比は2070／999
≒２であり、一方RF受信信号の可変比は1602／
531≒３となつて両者の比が大きく異なるため
に、局発信号周波数flの変化に用いる制御電圧を
そのまゝRFアンプ２のチユーニング電圧として
用いた場合には当該flの変化に対してRFアンプ
の同調回路のチユーニングが追従し得ずに選局が
困難となる。そのためにRFアンプ２内の同調回
路において補正を行つて選局動作を可能としてい
るが、当該補正が厳密に正しくなされていないと
いわゆるトラツキングエラーが生じて受信信号の
劣化を招来することになる。
≒２であり、一方RF受信信号の可変比は1602／
531≒３となつて両者の比が大きく異なるため
に、局発信号周波数flの変化に用いる制御電圧を
そのまゝRFアンプ２のチユーニング電圧として
用いた場合には当該flの変化に対してRFアンプ
の同調回路のチユーニングが追従し得ずに選局が
困難となる。そのためにRFアンプ２内の同調回
路において補正を行つて選局動作を可能としてい
るが、当該補正が厳密に正しくなされていないと
いわゆるトラツキングエラーが生じて受信信号の
劣化を招来することになる。
従つて、本発明の目的は周波数トラツキングエ
ラーの発生原因となるRF段の同調回路における
補正を必要とせずに極めて高精度の受信が可能な
PLL周波数シンセサイザチユーナを提供すること
である。
ラーの発生原因となるRF段の同調回路における
補正を必要とせずに極めて高精度の受信が可能な
PLL周波数シンセサイザチユーナを提供すること
である。
本発明によるPLL周波数シンセサイザチユーナ
は局発信号発生用のPLL回路の他に別の第２の
PLL回路を用いてこの第２のPLL回路のVCOの
出力周波数を希望する受信信号周波と等しくなる
ように第２のPLL回路の分周器の分周比を設定制
御し、こうして得られた第２のPLL回路のVCO
のための制御電圧をメモリに記憶せしめるように
し、その後第２のPLL回路のVCOの発振動作を
停止せしめて不要発振を防止しメモリの記憶出力
によりRF段の同調回路のチユーニングをなすよ
うにしたことを特徴としている。
は局発信号発生用のPLL回路の他に別の第２の
PLL回路を用いてこの第２のPLL回路のVCOの
出力周波数を希望する受信信号周波と等しくなる
ように第２のPLL回路の分周器の分周比を設定制
御し、こうして得られた第２のPLL回路のVCO
のための制御電圧をメモリに記憶せしめるように
し、その後第２のPLL回路のVCOの発振動作を
停止せしめて不要発振を防止しメモリの記憶出力
によりRF段の同調回路のチユーニングをなすよ
うにしたことを特徴としている。
以下に図面により本発明を説明する。
第２図は本発明の一実施例のブロツク図であ
り、第１図と同等部分は同一符号により示されて
いる。すなわち、局発信号発生用のPLL回路６の
他に第２のPLL回路８を設けてこの回路のLPF８
４の出力直流電圧をRFアンプ２の同調回路のチ
ユーニング電圧として用いるものである。尚、８
２は可変分周器、８３は周波数、位相比較器、８
５はVCOであり、分周器８２の分周比がコント
ローラ７によりデイジタル的に制御される。ま
た、基準信号の発振器６１の発振信号が比較器８
３の入力に併用されている。そしてLPF８４の出
力である直流電圧は直接にオアゲート９の１入力
となると共に、スイツチ１０及びメモリ１１を介
してゲート９の他入力となつている。このゲート
９の出力がRFアンプ２のチユーニング電圧とな
ると共に、スイツチ１２を介してVCO８５の制
御電圧となつている。これらスイツチ１０及び１
２はコントローラ７によりオンオフ制御され、ま
たVCO８５もコントローラ７により発振動作が
制御されるよう構成されている。
り、第１図と同等部分は同一符号により示されて
いる。すなわち、局発信号発生用のPLL回路６の
他に第２のPLL回路８を設けてこの回路のLPF８
４の出力直流電圧をRFアンプ２の同調回路のチ
ユーニング電圧として用いるものである。尚、８
２は可変分周器、８３は周波数、位相比較器、８
５はVCOであり、分周器８２の分周比がコント
ローラ７によりデイジタル的に制御される。ま
た、基準信号の発振器６１の発振信号が比較器８
３の入力に併用されている。そしてLPF８４の出
力である直流電圧は直接にオアゲート９の１入力
となると共に、スイツチ１０及びメモリ１１を介
してゲート９の他入力となつている。このゲート
９の出力がRFアンプ２のチユーニング電圧とな
ると共に、スイツチ１２を介してVCO８５の制
御電圧となつている。これらスイツチ１０及び１
２はコントローラ７によりオンオフ制御され、ま
たVCO８５もコントローラ７により発振動作が
制御されるよう構成されている。
そして分周器８２の分周比N′を適当に設定制
御すればVCO８５の発振周波数をRF信号周波数
と等しく制御しうることになり、よつてVCO８
５の可変比がRF受信信号の可変比である1602／
531≒２と同一となつて、LPF８４の出力電圧は
希望受信周波数の変化と１対１にて対応すること
になり、トラツキングエラーの発生は全くないこ
とになる。分周器８２の分周比が所望のある値に
設定されれば、スイツチ１０及び１２が開となつ
てPLL回路８のループはオープンとなり、RFア
ンプ２のチユーニング電圧はメモリ１１の出力が
オアゲート９を介して用いられる。同時にVCO
８５はコントローラ７により発振動作を停止され
ることになる。よつてVCO８５の発振周波数と
RF受信信号周波数とのビート妨害が生じること
なく良好な状態での受信選局が可能となる。
御すればVCO８５の発振周波数をRF信号周波数
と等しく制御しうることになり、よつてVCO８
５の可変比がRF受信信号の可変比である1602／
531≒２と同一となつて、LPF８４の出力電圧は
希望受信周波数の変化と１対１にて対応すること
になり、トラツキングエラーの発生は全くないこ
とになる。分周器８２の分周比が所望のある値に
設定されれば、スイツチ１０及び１２が開となつ
てPLL回路８のループはオープンとなり、RFア
ンプ２のチユーニング電圧はメモリ１１の出力が
オアゲート９を介して用いられる。同時にVCO
８５はコントローラ７により発振動作を停止され
ることになる。よつてVCO８５の発振周波数と
RF受信信号周波数とのビート妨害が生じること
なく良好な状態での受信選局が可能となる。
こゝで、分周器８２の分周比N′の決定につい
て考察する。PLL回路８に於てはVCO８５の出
力がRF信号周波数frに等しく制御される必要が
あるために次式が成立する。
て考察する。PLL回路８に於てはVCO８５の出
力がRF信号周波数frに等しく制御される必要が
あるために次式が成立する。
fs＝fr／N′ ……………(2)
そしてPLL回路６においては(1)式が成立してお
り、また fl＝fi＋fr ……………(3) なる関係があるから、(1)、(3)式より fr＝Nfs−fi ……………(4) なる式が得られる。従つて(2)、(4)式を用いて
N′を求めると次式となる。
り、また fl＝fi＋fr ……………(3) なる関係があるから、(1)、(3)式より fr＝Nfs−fi ……………(4) なる式が得られる。従つて(2)、(4)式を用いて
N′を求めると次式となる。
N′＝Ｎ−fi／fs ……………(5)
(5)式においてfi＝468KHz、fs＝9KHzであるか
らN′はＮ−52なる値に設定されればVCO85の出
力周波数は常にRF周波数frと等しくなる。例え
ば999KHzを受信する場合、VCO６５の出力周波
数は999＋468＝1467KHzとなり、fr＝9KHzであ
るから、Ｎ＝1467／９＝163に設定される。従つ
て分周器８２の分周比N′は163−52＝111となつ
てVCO８５の発振周波数frは111×９＝999KHz
となり目的が達成されることが判る。
らN′はＮ−52なる値に設定されればVCO85の出
力周波数は常にRF周波数frと等しくなる。例え
ば999KHzを受信する場合、VCO６５の出力周波
数は999＋468＝1467KHzとなり、fr＝9KHzであ
るから、Ｎ＝1467／９＝163に設定される。従つ
て分周器８２の分周比N′は163−52＝111となつ
てVCO８５の発振周波数frは111×９＝999KHz
となり目的が達成されることが判る。
叙上の如く、本発明によればRF段の同調回路
に何等補正回路を設けることなくトラツキングエ
ラーを防ぎ正確な選局が可能となる。
に何等補正回路を設けることなくトラツキングエ
ラーを防ぎ正確な選局が可能となる。
尚、上記各数値は単なる例示であつてこれに限
定されるものではない。
定されるものではない。
第１図は従来のPLL周波数シンセサイザチユー
ナのブロツク図、第２図は本発明の一実施例を示
すブロツク図である。 主要部分の符号の説明、２……RFアンプ、３
……ミキサ、６，８……PLL回路、７……コント
ローラ、１１……メモリ。
ナのブロツク図、第２図は本発明の一実施例を示
すブロツク図である。 主要部分の符号の説明、２……RFアンプ、３
……ミキサ、６，８……PLL回路、７……コント
ローラ、１１……メモリ。
Claims (1)
- 【特許請求の範囲】 １ 局発信号発生用の第１のPLL（フエイズロツ
クドループ）回路を有し、前記PLL回路の分周器
の分周比を制御することにより電圧制御発振器の
周波数を可変して選局をなす周波数シンセサイザ
チユーナであつて、電圧制御発振器、この電圧制
御発振器の出力を分周する分周器、この分周器の
出力周波数と所定基準周波数との差に応じて前記
電圧制御発振器の制御電圧を発生する比較手段か
ら成る第２のPLL回路と、前記第２のPLL回路の
電圧制御発振器の出力周波数を希望する受信周波
数と等しく制御すべくこの第２のPLL回路の分周
器の分周比を所望に設定制御する制御手段と、前
記制御電圧レベルを記憶する記憶手段と、前記制
御手段により分周器の分周比が設定制御された後
に前記第２のPLL回路の電圧制御発振器の発振動
作を停止せしめる手段とを含み、前記比較手段又
は前記記憶手段により出力された制御電圧を高周
波増幅段の同調回路のチユーニング電圧として用
いるようにしたチユーナ。 ２ 前記第１及び第２のPLL回路の所定基準周波
数は受信バンドの局間隔周波数fsに等しく選定さ
れており、前記第１のPLL回路の分周器の分周比
をＮ（正の整数）としかつ中間周波数をfiとした
場合、前記第２のPLL回路の分周器の分周比は
（Ｎ−fi／fs）に選定されてなることを特徴とす
る特許請求の範囲第１項記載のチユーナ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9776180A JPS5723335A (en) | 1980-07-17 | 1980-07-17 | Pll frequency synthesizer tuner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9776180A JPS5723335A (en) | 1980-07-17 | 1980-07-17 | Pll frequency synthesizer tuner |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5723335A JPS5723335A (en) | 1982-02-06 |
| JPS6157740B2 true JPS6157740B2 (ja) | 1986-12-08 |
Family
ID=14200850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9776180A Granted JPS5723335A (en) | 1980-07-17 | 1980-07-17 | Pll frequency synthesizer tuner |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5723335A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204855A (ja) * | 1987-02-19 | 1988-08-24 | Sony Corp | 短縮ダイヤル装置 |
| JPS63217852A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 通信端末装置 |
| JPH05316192A (ja) * | 1992-05-11 | 1993-11-26 | Tamura Electric Works Ltd | 電話装置 |
-
1980
- 1980-07-17 JP JP9776180A patent/JPS5723335A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63204855A (ja) * | 1987-02-19 | 1988-08-24 | Sony Corp | 短縮ダイヤル装置 |
| JPS63217852A (ja) * | 1987-03-06 | 1988-09-09 | Toshiba Corp | 通信端末装置 |
| JPH05316192A (ja) * | 1992-05-11 | 1993-11-26 | Tamura Electric Works Ltd | 電話装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5723335A (en) | 1982-02-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4654884A (en) | Radio receiver with switching circuit for elimination of intermodulation interference | |
| US4038689A (en) | Frequency synthesizer tuning system with manual fine tuning control | |
| JPS627728B2 (ja) | ||
| US4355413A (en) | Phase locked loop circuit | |
| US3939424A (en) | Radio receiver with a phase locked loop for a demodulator | |
| US4245351A (en) | AFT Arrangement for a phase locked loop tuning system | |
| JPS6157740B2 (ja) | ||
| US4344187A (en) | Radio receiver with system for maintaining optimum tuning | |
| JPS588617B2 (ja) | ジユシンキ | |
| JPS632367B2 (ja) | ||
| JPH0389720A (ja) | ラジオ受信機 | |
| JPS58205323A (ja) | シンセサイザ−受信機 | |
| CA1277373C (en) | Tweet elimination, or reduction, in superheterodyne receivers | |
| JPS5924191Y2 (ja) | シンセサイザ−受信機のａｆｃ回路 | |
| JPH0156580B2 (ja) | ||
| JPS6119184B2 (ja) | ||
| JPS627729B2 (ja) | ||
| JPH0349473Y2 (ja) | ||
| JPS5831052B2 (ja) | ジユシンソウチ | |
| AU603216B2 (en) | Tweet elimination, or reduction, in superheterodyne receivers | |
| JPS639153Y2 (ja) | ||
| JPS5947496B2 (ja) | 受信機 | |
| JPH03284016A (ja) | 衛星放送受信機のａｆｃ回路 | |
| JPS6128435Y2 (ja) | ||
| JPS6096913A (ja) | チユ−ナ装置 |