JPS6156383A - アクテイブマトリクス表示装置用基板 - Google Patents
アクテイブマトリクス表示装置用基板Info
- Publication number
- JPS6156383A JPS6156383A JP59179052A JP17905284A JPS6156383A JP S6156383 A JPS6156383 A JP S6156383A JP 59179052 A JP59179052 A JP 59179052A JP 17905284 A JP17905284 A JP 17905284A JP S6156383 A JPS6156383 A JP S6156383A
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- JP
- Japan
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- electrode
- film
- insulating film
- substrate
- active matrix
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- Granted
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、アクティブマトリクス液晶表示装置における
薄膜トランジスタ基板に関するものである。
薄膜トランジスタ基板に関するものである。
従来のアクティブマトリクス液晶表示装置の単位画素の
例全第２図に示す。第２図（ａ）は、単位画素構造例の
平面図を示し、第２図（１））、（Ｃ）は、第２図（ａ
）のＡ’−Ｂ、Ｃ−Ｄに沿つＩＣ断面図である。ガラス
等の透明絶縁基板１上には、ＩＴＯ等の透明導電膜であ
る画素電極２が設けられ、前記画素電極２と二酸化シリ
コン、チツ化シリコン等の絶縁膜６と前段のゲート電極
４′とで電荷保持用容量が形成されている。絶縁膜６止
には、ゲート電極４が設けられ、行電極として延在して
いる。前段のゲート［極４′も図示している。ゲート電
極４上には、ゲート絶縁膜５、アモルファスシリコン（
ａ−ｓｌ）等の半導体膜６が設けられ、半導体膜６上に
は列電極としてのドレイン′？ｉ！：極７、ンース電弥
８が配され、ソース電極８と画素電極２が接続されてい
る。さらに、図示していないが遮光膜やパッシベーショ
ン膜等も形成される場合がある。第２図（ａ）、（ｂＪ
及び（Ｃ）の構造例では、絶縁膜の工数が多いので製造
工数が多く、従って製造歩留ｐの向上、製造コストに問
題がある。
例全第２図に示す。第２図（ａ）は、単位画素構造例の
平面図を示し、第２図（１））、（Ｃ）は、第２図（ａ
）のＡ’−Ｂ、Ｃ−Ｄに沿つＩＣ断面図である。ガラス
等の透明絶縁基板１上には、ＩＴＯ等の透明導電膜であ
る画素電極２が設けられ、前記画素電極２と二酸化シリ
コン、チツ化シリコン等の絶縁膜６と前段のゲート電極
４′とで電荷保持用容量が形成されている。絶縁膜６止
には、ゲート電極４が設けられ、行電極として延在して
いる。前段のゲート［極４′も図示している。ゲート電
極４上には、ゲート絶縁膜５、アモルファスシリコン（
ａ−ｓｌ）等の半導体膜６が設けられ、半導体膜６上に
は列電極としてのドレイン′？ｉ！：極７、ンース電弥
８が配され、ソース電極８と画素電極２が接続されてい
る。さらに、図示していないが遮光膜やパッシベーショ
ン膜等も形成される場合がある。第２図（ａ）、（ｂＪ
及び（Ｃ）の構造例では、絶縁膜の工数が多いので製造
工数が多く、従って製造歩留ｐの向上、製造コストに問
題がある。
第２図（ａＬ（ｂＪ及び（Ｃ）の例から分るように、従
来は画素電極を形成後、電荷保持−月容量絶縁膜を形成
し、その後ゲート電極全形成し、ゲート絶縁膜、半導体
膜全形成していて、工数が多いのと、ドレイン電極と画
素電極の、コンタクト部が絶縁膜２１曽分の段差がある
ため、断切れ等の断線が画素欠陥として生じやすかった
。
来は画素電極を形成後、電荷保持−月容量絶縁膜を形成
し、その後ゲート電極全形成し、ゲート絶縁膜、半導体
膜全形成していて、工数が多いのと、ドレイン電極と画
素電極の、コンタクト部が絶縁膜２１曽分の段差がある
ため、断切れ等の断線が画素欠陥として生じやすかった
。
本発明は、上記問題点を解決するもので、痛歩留りのア
クティブマトリクス表示装置のための単位画素構造を提
供し、低コストの表示装置の提供をｌ１ｉＴ能にするも
のでめる、 〔問題点全解決するための手段〕 本発明では、ゲート電極全形成し、ゲート絶縁膜と電荷
保持用容量の絶縁膜全同時に形成し、半導体膜全電荷保
持用容量部にも形成し、画素電極の一部とによって電荷
保持用容量全構成することによって、工数の減少とコン
タクト部の断線防止、耐圧不良防止をするものでおる。
クティブマトリクス表示装置のための単位画素構造を提
供し、低コストの表示装置の提供をｌ１ｉＴ能にするも
のでめる、 〔問題点全解決するための手段〕 本発明では、ゲート電極全形成し、ゲート絶縁膜と電荷
保持用容量の絶縁膜全同時に形成し、半導体膜全電荷保
持用容量部にも形成し、画素電極の一部とによって電荷
保持用容量全構成することによって、工数の減少とコン
タクト部の断線防止、耐圧不良防止をするものでおる。
上記のようＶＣ構成すると、電荷保持用容量の絶縁膜？
ゲート絶縁膜と同時に形成するので、絶縁膜の作成が１
回少なくなり工数か減り、かつ画素１！極とソースを極
コンタクト部での断線がなくなる。″また、電荷保持用
容量部に半纏体膜を用いるので、電荷保持用容量の絶縁
膜に半導体バターニング時損傷を与えず、艮好な絶縁耐
圧が得らｎる。
ゲート絶縁膜と同時に形成するので、絶縁膜の作成が１
回少なくなり工数か減り、かつ画素１！極とソースを極
コンタクト部での断線がなくなる。″また、電荷保持用
容量部に半纏体膜を用いるので、電荷保持用容量の絶縁
膜に半導体バターニング時損傷を与えず、艮好な絶縁耐
圧が得らｎる。
〔実施例」
以下に本発明の実施例を図面に基づいて説明する。第１
図（ａ） 、 （ｂ）及び（ＣＩは、本発明の足位画素
の構造例を示す、ｌ第１図（ｂＪＡＣ）ｕ、第１１Ｑｌ
Ｃａ）のＡ−Ｂ、Ｃ−Ｄに沿った断面図である。ガラス
等の透明絶縁基板１上には、ＡＩ、 Ｏｒ、 Ｍｏ等の
ゲート電極４が毛けらｎ１行電祢として延在している。
図（ａ） 、 （ｂ）及び（ＣＩは、本発明の足位画素
の構造例を示す、ｌ第１図（ｂＪＡＣ）ｕ、第１１Ｑｌ
Ｃａ）のＡ−Ｂ、Ｃ−Ｄに沿った断面図である。ガラス
等の透明絶縁基板１上には、ＡＩ、 Ｏｒ、 Ｍｏ等の
ゲート電極４が毛けらｎ１行電祢として延在している。
前段のゲート電極４′も図示されている。ゲート電、！
極４上には、二酸化シリコン（ａ−３ｉ） 等Ｏ半４体
膜６が形成されている。前段のゲート電極４′上には、
前記ゲート絶縁膜９、半導体膜６と同時に形成された絶
縁膜１０、半導体膜１１が形成され、ＩＴＯ等の透明導
電膜である画素電極２の一部とによって電荷保持用容量
が構成されている。半導体膜６上には、列電極としての
ドレイン電極７、ソース電イに８が配され、ソース電極
８と画素電極２が接続されている。ざらに、遮光膜やパ
ッシベーション１１！！等が必要な場合もあるが、本発
明に直接関係ないので省略する。
極４上には、二酸化シリコン（ａ−３ｉ） 等Ｏ半４体
膜６が形成されている。前段のゲート電極４′上には、
前記ゲート絶縁膜９、半導体膜６と同時に形成された絶
縁膜１０、半導体膜１１が形成され、ＩＴＯ等の透明導
電膜である画素電極２の一部とによって電荷保持用容量
が構成されている。半導体膜６上には、列電極としての
ドレイン電極７、ソース電イに８が配され、ソース電極
８と画素電極２が接続されている。ざらに、遮光膜やパ
ッシベーション１１！！等が必要な場合もあるが、本発
明に直接関係ないので省略する。
単位画素ｔこのような構成にした場合は、電荷保持用容
量の絶、縁ＪＩ笈１０を、ゲート絶縁膜９と同時に形成
しているので、絶縁膜の形成が１回少なくなる。−！た
、電荷保持用容量部に半纏体膜１１があるので、トラン
ジスタ部の半導体膜乙のパターニング時、エッチャント
等による損傷が絶縁膜１０に起きないので、絶縁耐圧不
良が発生しにくくなる。ブだ、ンース゛ｒ江極８と画素
電極２との舛続部に絶縁膜等の段差かなく、断線の起き
にぐい構造になっている。
量の絶、縁ＪＩ笈１０を、ゲート絶縁膜９と同時に形成
しているので、絶縁膜の形成が１回少なくなる。−！た
、電荷保持用容量部に半纏体膜１１があるので、トラン
ジスタ部の半導体膜乙のパターニング時、エッチャント
等による損傷が絶縁膜１０に起きないので、絶縁耐圧不
良が発生しにくくなる。ブだ、ンース゛ｒ江極８と画素
電極２との舛続部に絶縁膜等の段差かなく、断線の起き
にぐい構造になっている。
本発明は以上説明したように、単位画素全行列状に配置
するアクティ１フ１１２２表示装置の製造工数の低減と
、画素部の断線防止、電荷保持用容量の耐圧不良防止が
できることから、低コストのアクティブマドＩＪクス液
晶表示装置における薄膜トランジスタ基板全提供できる
。
するアクティ１フ１１２２表示装置の製造工数の低減と
、画素部の断線防止、電荷保持用容量の耐圧不良防止が
できることから、低コストのアクティブマドＩＪクス液
晶表示装置における薄膜トランジスタ基板全提供できる
。
第１図（ａ） 、 （ｂ）及び（ＣＪは本発明による単
位画素構造列であり、第１図（ｂ）、（ｃＪは第１図（
ａ）の平面図のＡ−Ｂ、０−ＤＫ：沿つ１ｃＨ面図であ
る。第２図（ａＬ（ｂ）及び（Ｃ）は従来の単位画素構
造例であり、第２図（ｂｌ、（ｃ）は第２図（ａ）の平
面図のＡ−Ｅ、Ｃ−Ｄに沿った断面図である。 １・・・基板、２・・・画素電極、６・・・絶線膜。 ４．４′・・・ゲート電極、５．９・・・ゲート絶縁膜
。 ６．１１・・・半導体膜、７・・・ドレイン電極。 ８・・・ソース電極、１Ｇ・・電荷保持用容量の砲は膜
以 上
位画素構造列であり、第１図（ｂ）、（ｃＪは第１図（
ａ）の平面図のＡ−Ｂ、０−ＤＫ：沿つ１ｃＨ面図であ
る。第２図（ａＬ（ｂ）及び（Ｃ）は従来の単位画素構
造例であり、第２図（ｂｌ、（ｃ）は第２図（ａ）の平
面図のＡ−Ｅ、Ｃ−Ｄに沿った断面図である。 １・・・基板、２・・・画素電極、６・・・絶線膜。 ４．４′・・・ゲート電極、５．９・・・ゲート絶縁膜
。 ６．１１・・・半導体膜、７・・・ドレイン電極。 ８・・・ソース電極、１Ｇ・・電荷保持用容量の砲は膜
以 上
Claims (1)
- 少なくともゲート電極と、ゲート絶縁膜と、半導体膜
と、透明電極からなる画素電極と、電荷保持用容量とを
具備する単位画素を、絶縁性基板上にマトリクス状に配
置したアクティブマトリクス表示装置用基板において、
前記電荷保持用容量は、少なくとも前段のゲート電極と
ゲート絶縁膜と半導体膜と画素電極の一部とによつて構
成されたことを特徴とするアクティブマトリクス表示装
置用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179052A JP2566130B2 (ja) | 1984-08-28 | 1984-08-28 | アクテイブマトリクス表示装置用基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59179052A JP2566130B2 (ja) | 1984-08-28 | 1984-08-28 | アクテイブマトリクス表示装置用基板の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6156383A true JPS6156383A (ja) | 1986-03-22 |
| JP2566130B2 JP2566130B2 (ja) | 1996-12-25 |
Family
ID=16059278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59179052A Expired - Lifetime JP2566130B2 (ja) | 1984-08-28 | 1984-08-28 | アクテイブマトリクス表示装置用基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2566130B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290170A (ja) * | 1986-06-07 | 1987-12-17 | Canon Inc | 光電変換装置 |
| JPS632377A (ja) * | 1986-06-23 | 1988-01-07 | Canon Inc | 光電変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660480A (en) * | 1979-10-23 | 1981-05-25 | Canon Kk | Display unit |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS5974586A (ja) * | 1982-10-21 | 1984-04-27 | セイコーインスツルメンツ株式会社 | 液晶表示パネル |
-
1984
- 1984-08-28 JP JP59179052A patent/JP2566130B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5660480A (en) * | 1979-10-23 | 1981-05-25 | Canon Kk | Display unit |
| JPS599941A (ja) * | 1982-07-08 | 1984-01-19 | Matsushita Electric Ind Co Ltd | 薄膜半導体装置の製造方法 |
| JPS5974586A (ja) * | 1982-10-21 | 1984-04-27 | セイコーインスツルメンツ株式会社 | 液晶表示パネル |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290170A (ja) * | 1986-06-07 | 1987-12-17 | Canon Inc | 光電変換装置 |
| JPS632377A (ja) * | 1986-06-23 | 1988-01-07 | Canon Inc | 光電変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2566130B2 (ja) | 1996-12-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |