JPS615629A - 誤り検出方式 - Google Patents
誤り検出方式Info
- Publication number
- JPS615629A JPS615629A JP59125386A JP12538684A JPS615629A JP S615629 A JPS615629 A JP S615629A JP 59125386 A JP59125386 A JP 59125386A JP 12538684 A JP12538684 A JP 12538684A JP S615629 A JPS615629 A JP S615629A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- exclusive
- output signal
- bit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ｍ８１Ｃ符号を用いたデータ伝送方式に於い
て、伝送誤りを簡単な構成によって検出することができ
る誤り検出方式に関するものである。
て、伝送誤りを簡単な構成によって検出することができ
る誤り検出方式に関するものである。
伝送誤り検出の為に種々の符号形式が提案されている。
例えば、ｍＢＩＰ符号やｍ８１Ｇ符号等が知られている
。前者のｍＢＩＰ符号は、第５図に示すように、ｍビッ
トのデータにパリティビットＰを付加して（ｍ＋ｌ）ビ
ットとする符号形式であり、（ｍ＋１）ビット中の“１
”が偶数個となるようにパリティピッＩ−Ｐが決定され
る偶数パリティを用いるものである。
。前者のｍＢＩＰ符号は、第５図に示すように、ｍビッ
トのデータにパリティビットＰを付加して（ｍ＋ｌ）ビ
ットとする符号形式であり、（ｍ＋１）ビット中の“１
”が偶数個となるようにパリティピッＩ−Ｐが決定され
る偶数パリティを用いるものである。
このｍＢＩＰ符号を用いたデータ伝送に於いては、受信
側では、例えば、第６図に示す構成により伝送誤りを検
出することができるものである。
側では、例えば、第６図に示す構成により伝送誤りを検
出することができるものである。
即ち、受信データとクロック信号とがそれぞれ入力端子
３１．３２に加えられ、アンド回路３３からクロック信
号に同期した受信データがフリップフロップ３４のクロ
ック端子Ｃに力１えられ、ｄ端子出力がデータ端子りに
加えられているので、受信データの“１”毎に反転動作
することになり、初期状態のＱ端子出力が“ｌ”である
と、（ｍ＋１〉ビット受信する毎に、Ｑ端子出力は初期
状態と同じ“１″となる。ｍビットのデータの１″の発
生確率が１／２である時、フリップフロップ３４のＱ端
子出力をローパスフィルタ３５を介して出力端子３６に
出力することにより、伝送誤りがなければ、直流レベル
はハイレベルとなる。
３１．３２に加えられ、アンド回路３３からクロック信
号に同期した受信データがフリップフロップ３４のクロ
ック端子Ｃに力１えられ、ｄ端子出力がデータ端子りに
加えられているので、受信データの“１”毎に反転動作
することになり、初期状態のＱ端子出力が“ｌ”である
と、（ｍ＋１〉ビット受信する毎に、Ｑ端子出力は初期
状態と同じ“１″となる。ｍビットのデータの１″の発
生確率が１／２である時、フリップフロップ３４のＱ端
子出力をローパスフィルタ３５を介して出力端子３６に
出力することにより、伝送誤りがなければ、直流レベル
はハイレベルとなる。
第７図は動作説明図であり、（ａ）に示すように、（ｍ
＋１）ビット毎にフリップフロップ３４のＱ端子出力は
初期状態と同じ例えば“１”となり、Ｅで示すように１
ビットの伝送誤りが発生すると、（ｍ＋１）ビット中の
“１”が奇数個となるから、フリップフロップ３４のＱ
端子出力は、（ｍ＋１）ピント受信後に“０”となる。
＋１）ビット毎にフリップフロップ３４のＱ端子出力は
初期状態と同じ例えば“１”となり、Ｅで示すように１
ビットの伝送誤りが発生すると、（ｍ＋１）ビット中の
“１”が奇数個となるから、フリップフロップ３４のＱ
端子出力は、（ｍ＋１）ピント受信後に“０”となる。
それ以後に伝送誤りがなければ（ｍ＋ｌ）ビット毎にフ
リップフロップ３４のＱ端子出力は“０”となり、又伝
送誤りがあれば、“１”となる。従って、ローパスフィ
ルタ３５の出力信号は、（ｂｌに示すように、 （ｍ＋
１）ビット毎にフリップフロップ３４のＱ端子出力が“
１”の時ハイレベルＨであったものが、伝送誤り発生に
より、（ｍ＋１）ビット後にａＯ″となるから、ローレ
ベルＬとなる。このローパスフィルタ３５の出力信号の
レベル比較により、伝送誤り発生を検出することができ
るものである。
リップフロップ３４のＱ端子出力は“０”となり、又伝
送誤りがあれば、“１”となる。従って、ローパスフィ
ルタ３５の出力信号は、（ｂｌに示すように、 （ｍ＋
１）ビット毎にフリップフロップ３４のＱ端子出力が“
１”の時ハイレベルＨであったものが、伝送誤り発生に
より、（ｍ＋１）ビット後にａＯ″となるから、ローレ
ベルＬとなる。このローパスフィルタ３５の出力信号の
レベル比較により、伝送誤り発生を検出することができ
るものである。
前述のｍＢＩＰ符号は、誤り検出の為の構成が比較的簡
単となる利点があるが、偶数パリティを用いる関係上、
“θ″の連続が生じ易い欠点かある。即ち、ｍビットが
オール“０″の場合、パリティビットＰも０”となるか
ら、“０”の連続となり、中継装置や受信端局に於ける
クロック再生が困難となる欠点がある。
単となる利点があるが、偶数パリティを用いる関係上、
“θ″の連続が生じ易い欠点かある。即ち、ｍビットが
オール“０″の場合、パリティビットＰも０”となるか
ら、“０”の連続となり、中継装置や受信端局に於ける
クロック再生が困難となる欠点がある。
そこで、前述のｍＢ１Ｃ符号が用いられる。このｍ８１
Ｃ符号は、第８図に示すように、ｍビットのデータの最
後のビン［、Ｂに対してそれを反転したチェックビット
Ｃを付加し、（ｍ＋１）ピントとするものであり、ｍビ
ットがオール“０”の場合は、最後のビットＬＢが“Ｏ
”であること １、により、チェックビ
ットＣを“１”として付加するものである。従って、“
θ″の連続は（ｍ＋１）ビット以下となり、ｍを８とす
れば、“０”の最大連続数は、その前のチェックビット
Ｃが“０”である場合で、９となり、次に１″のチェッ
クビットＣが付加されるので、受信側に於けるクロック
再生が容易となるものである。
Ｃ符号は、第８図に示すように、ｍビットのデータの最
後のビン［、Ｂに対してそれを反転したチェックビット
Ｃを付加し、（ｍ＋１）ピントとするものであり、ｍビ
ットがオール“０”の場合は、最後のビットＬＢが“Ｏ
”であること １、により、チェックビ
ットＣを“１”として付加するものである。従って、“
θ″の連続は（ｍ＋１）ビット以下となり、ｍを８とす
れば、“０”の最大連続数は、その前のチェックビット
Ｃが“０”である場合で、９となり、次に１″のチェッ
クビットＣが付加されるので、受信側に於けるクロック
再生が容易となるものである。
しかし、このｍ８１Ｃ符号の受信データの誤り検出は、
第６図に示す簡単な構成で検出することはできないもの
である。即ち、（ｍ＋１）ビット中の“１”の個数が偶
数か奇数か決まらないので、第６図に於けるフリップフ
ロップ３４のＱ端子出力は、（ｍ ＋ １ ）ビット毎
に伝送誤りの有無に関係なく変化することになる。その
為、ｍＢ Ｉ Ｃ符号の伝送誤り検出は、（ｍ＋ｌ）ビ
ット毎の同期をとって、最後のビットＬＢとチェックビ
ットＣとの比較を行うことになる。受信端局に於いては
、同期化手段を備えているが、中継装置に於いては、同
期化手段を備えていないので、伝送誤り検出の為に同期
化回路を設ルナなければならなくなり、中継装置の構成
が複雑となると共に、コス”ドアツブとなる欠点があっ
た。
第６図に示す簡単な構成で検出することはできないもの
である。即ち、（ｍ＋１）ビット中の“１”の個数が偶
数か奇数か決まらないので、第６図に於けるフリップフ
ロップ３４のＱ端子出力は、（ｍ ＋ １ ）ビット毎
に伝送誤りの有無に関係なく変化することになる。その
為、ｍＢ Ｉ Ｃ符号の伝送誤り検出は、（ｍ＋ｌ）ビ
ット毎の同期をとって、最後のビットＬＢとチェックビ
ットＣとの比較を行うことになる。受信端局に於いては
、同期化手段を備えているが、中継装置に於いては、同
期化手段を備えていないので、伝送誤り検出の為に同期
化回路を設ルナなければならなくなり、中継装置の構成
が複雑となると共に、コス”ドアツブとなる欠点があっ
た。
本発明は、このような欠点を改善す４ことを目的とする
ものである。
ものである。
本発明は、’ｍＢ１Ｃ符号を用いたデータ伝送に於ける
誤り検出方式に於いて、ｍＢ１Ｃ符号のデータと、この
データを１ビット遅延させたデータとの排他的論理和を
とる第１の排他的論理和回路と、（ｍ＋ｌ）ビット遅延
させる遅延回路と、前記第１の排他的論理和回路の出力
信号と前記遅延回路の出力信号とを加える第２の排他的
論理和回路と、この第２の排他的論理和回路の出力信号
を反転して前記遅延回路に加える反転回路と、前記第２
の排他的論理回路の出力信号を加えるローパスフィルタ
とを設けて、このローパスフィルタの出力信号レベルの
変化点を検出して、伝送誤りを検出するものである。
誤り検出方式に於いて、ｍＢ１Ｃ符号のデータと、この
データを１ビット遅延させたデータとの排他的論理和を
とる第１の排他的論理和回路と、（ｍ＋ｌ）ビット遅延
させる遅延回路と、前記第１の排他的論理和回路の出力
信号と前記遅延回路の出力信号とを加える第２の排他的
論理和回路と、この第２の排他的論理和回路の出力信号
を反転して前記遅延回路に加える反転回路と、前記第２
の排他的論理回路の出力信号を加えるローパスフィルタ
とを設けて、このローパスフィルタの出力信号レベルの
変化点を検出して、伝送誤りを検出するものである。
第１の排他的論理和回路により、相互に１ビットずれた
ｍＢ１Ｃ符号の受信データの比較が行われ、ｍビットの
最後のビットＬＢとチェックビットＣとが比較されるこ
とになる。又第２の排他的論理和回路により、第１の排
他的論理和回路の出力信号と、その第２の排他的論理和
回路の出力信号を反転して（ｍ＋１）ピント遅延させた
信号との比較が行われ、伝送誤りがなければ、（ｍ＋１
）ビット毎に同一極性の信号が出力され、伝送誤りがあ
れば、極性が反転された信号が出力される。従って、ロ
ーパスフィルタの出力信号は、伝送誤り発生によりレベ
ルが変化することになり、その出力信号レベル変化を識
別することにより、伝送誤りを検出するものである。
ｍＢ１Ｃ符号の受信データの比較が行われ、ｍビットの
最後のビットＬＢとチェックビットＣとが比較されるこ
とになる。又第２の排他的論理和回路により、第１の排
他的論理和回路の出力信号と、その第２の排他的論理和
回路の出力信号を反転して（ｍ＋１）ピント遅延させた
信号との比較が行われ、伝送誤りがなければ、（ｍ＋１
）ビット毎に同一極性の信号が出力され、伝送誤りがあ
れば、極性が反転された信号が出力される。従って、ロ
ーパスフィルタの出力信号は、伝送誤り発生によりレベ
ルが変化することになり、その出力信号レベル変化を識
別することにより、伝送誤りを検出するものである。
以下図面を参照して、本発明の実施例について詳細に説
明する。
明する。
第１図は、本発明の一実施例のブロック図であり、１は
ｍＢ１Ｃ符号の受信データの入力端子、２は１ビットの
遅延回路、３は第１の排他的論理和回路、４は第２の排
他的論理和回路、５はインバータ、６は（ｍ＋１）ビッ
トの遅延回路、７はローパスフィルタ、８は出力端子で
ある。受信データは、入力端子１から一方は直接、他方
は１ビットの遅延回路２を介してそれぞれ排他的論理和
回路３′に加えられ、その出力信号は第２の排他的論理
和回路４の一方の入力となり、その排他的論理和回路４
の出力信号は、インバータ５とローパスフィルタ７とに
加えられ、インバータ５の出力信号は（ｍ＋１）ビット
の遅延回路６を介して排他的論理和回路４の他方の入力
となる。
ｍＢ１Ｃ符号の受信データの入力端子、２は１ビットの
遅延回路、３は第１の排他的論理和回路、４は第２の排
他的論理和回路、５はインバータ、６は（ｍ＋１）ビッ
トの遅延回路、７はローパスフィルタ、８は出力端子で
ある。受信データは、入力端子１から一方は直接、他方
は１ビットの遅延回路２を介してそれぞれ排他的論理和
回路３′に加えられ、その出力信号は第２の排他的論理
和回路４の一方の入力となり、その排他的論理和回路４
の出力信号は、インバータ５とローパスフィルタ７とに
加えられ、インバータ５の出力信号は（ｍ＋１）ビット
の遅延回路６を介して排他的論理和回路４の他方の入力
となる。
第２図は、本発明の実施例の動作説明図であり、（ａ）
は受信データの一例を示し、ｍビットの最後のビットＬ
Ｂが“０°゛であると、チェックビットＣはｌ″、最後
のビットＬＢが１゛であると、チェックビットＣは０″
として付加されることになり、このような（ｍ＋１）ピ
ントのデータが受信されるものであり、Ｅは最後のビッ
トＬＢが伝送誤りをおこしたことを示すものである。
は受信データの一例を示し、ｍビットの最後のビットＬ
Ｂが“０°゛であると、チェックビットＣはｌ″、最後
のビットＬＢが１゛であると、チェックビットＣは０″
として付加されることになり、このような（ｍ＋１）ピ
ントのデータが受信されるものであり、Ｅは最後のビッ
トＬＢが伝送誤りをおこしたことを示すものである。
又ｆｂｌは遅延回路２により１ビット遅延された受信デ
ータを示し、排他的論理和回路３に於いては、相互に１
ビットずれた受信データを比較するものであり、従って
、（ｍ＋１）ビット毎に最後のビットＬＢとチェックビ
ットＣとを比較することになる。この排他的論理和回路
３の出力信号は、（Ｃ１に示すように、チェックビット
Ｃの位置に於いて、伝送誤りがなければ、“１”となり
、最後のビットＬＢ或いはチェックビットＣの伝送誤り
があると、“Ｏ″となる。この”ｏ”を検出することに
より伝送誤り発生を検出できるが、（ｍ＋１）ビットの
同期をとらないと、他のデータとの比較出力との区別が
できないことになる。
ータを示し、排他的論理和回路３に於いては、相互に１
ビットずれた受信データを比較するものであり、従って
、（ｍ＋１）ビット毎に最後のビットＬＢとチェックビ
ットＣとを比較することになる。この排他的論理和回路
３の出力信号は、（Ｃ１に示すように、チェックビット
Ｃの位置に於いて、伝送誤りがなければ、“１”となり
、最後のビットＬＢ或いはチェックビットＣの伝送誤り
があると、“Ｏ″となる。この”ｏ”を検出することに
より伝送誤り発生を検出できるが、（ｍ＋１）ビットの
同期をとらないと、他のデータとの比較出力との区別が
できないことになる。
そこで、第２の排他的論理和回路４、反転回路としての
インバータ５、（ｍ＋１）ピントの遅延回路６及びロー
パスフィルタ７からなる構成により、伝送誤りによって
第１の排他的論理和回路３の出力信号が“０”となった
ことを容易に検出できるようにするものである。即ち、
排他的論理和回路４には、第１の排他的論理和回路３の
出力信号と、排他的論理和回路４の出力信号をインバー
タ５により反転し、遅延回路６により（ｍ＋１）ビット
遅延した信号とが入力されるもので、伝送誤りがなけれ
ば、排他的論理和回路４の出力信号は（ｍ＋１）ビット
毎に、例えば、１″となり、インバータ５の出力信号は
、（ｍ＋１）ピント毎に“０”、遅延回路６の出力信号
も（ｍ＋１）ビット毎に“０”となる。しかし、前述の
Ｅで示す伝送誤りにより、第１の排他的論理和回路３の
出力信号は、（Ｃ）に示すものとなり、且つ遅延回路６
の出力信号はｆｄ＋に示すものとなる。従って、第２の
排他的論理和回路４の出力信号は（ｅ）に示すものとな
り、伝送誤りがない時は、（ｍ＋１．）ビット毎に、例
えば、“１“であるが、伝送誤りが発生すると、反転し
てＯ″となる。その後に又伝送誤りが発生すると、（ｍ
＋１）ビット毎に再び反転して“１″となる。
インバータ５、（ｍ＋１）ピントの遅延回路６及びロー
パスフィルタ７からなる構成により、伝送誤りによって
第１の排他的論理和回路３の出力信号が“０”となった
ことを容易に検出できるようにするものである。即ち、
排他的論理和回路４には、第１の排他的論理和回路３の
出力信号と、排他的論理和回路４の出力信号をインバー
タ５により反転し、遅延回路６により（ｍ＋１）ビット
遅延した信号とが入力されるもので、伝送誤りがなけれ
ば、排他的論理和回路４の出力信号は（ｍ＋１）ビット
毎に、例えば、１″となり、インバータ５の出力信号は
、（ｍ＋１）ピント毎に“０”、遅延回路６の出力信号
も（ｍ＋１）ビット毎に“０”となる。しかし、前述の
Ｅで示す伝送誤りにより、第１の排他的論理和回路３の
出力信号は、（Ｃ）に示すものとなり、且つ遅延回路６
の出力信号はｆｄ＋に示すものとなる。従って、第２の
排他的論理和回路４の出力信号は（ｅ）に示すものとな
り、伝送誤りがない時は、（ｍ＋１．）ビット毎に、例
えば、“１“であるが、伝送誤りが発生すると、反転し
てＯ″となる。その後に又伝送誤りが発生すると、（ｍ
＋１）ビット毎に再び反転して“１″となる。
ローパスフィルタフの出力信号は、ｆｆｌに示すように
、（ｍ＋１）ビット毎に“１″となる時は、ｍビットの
データの“１”の発生確率が１／２であることにより、
ハイレベルＨとなり、伝送誤りが発生して（ｍ＋１）ビ
ット毎に０”となる時は、ローレベルＬとなる。従って
、このハイレベルＨとローレベルＬとのレベル反転を検
出することにより、伝送誤りが発生したことを検出する
ことができる。このようなレベル反転の検出手段は、既
に知られている種々の手段を採用することができるもの
である。
、（ｍ＋１）ビット毎に“１″となる時は、ｍビットの
データの“１”の発生確率が１／２であることにより、
ハイレベルＨとなり、伝送誤りが発生して（ｍ＋１）ビ
ット毎に０”となる時は、ローレベルＬとなる。従って
、このハイレベルＨとローレベルＬとのレベル反転を検
出することにより、伝送誤りが発生したことを検出する
ことができる。このようなレベル反転の検出手段は、既
に知られている種々の手段を採用することができるもの
である。
第３図は、本発明の他の実施例のブロック図であり、第
１図と同一符号は同一部分を示し、９゜１０はフリップ
フロップ、ＣＬＫはクロック信号の入力端子である。受
信データは入力端子１からフリップフロップ９のデータ
端子りに加えられ、クロック信号は、フリップフロップ
９，１０のクロック端子Ｃに加えられるので、フリップ
フロップ９，１０のＱ端子からクロック信号に同期した
データが出力され、それぞれ排他的論理和回路３の入力
となる。又フリップフロップ９のＱ端子出力に対して、
フリッププロップ１０のＱ端子出力は１クロック信号分
即ち１ビット遅延されたものとなる。従って、フリップ
フロップ９，１０は、クロック信号に受信データを同期
させ、且つ１ビット遅延回路を構成するものである。
１図と同一符号は同一部分を示し、９゜１０はフリップ
フロップ、ＣＬＫはクロック信号の入力端子である。受
信データは入力端子１からフリップフロップ９のデータ
端子りに加えられ、クロック信号は、フリップフロップ
９，１０のクロック端子Ｃに加えられるので、フリップ
フロップ９，１０のＱ端子からクロック信号に同期した
データが出力され、それぞれ排他的論理和回路３の入力
となる。又フリップフロップ９のＱ端子出力に対して、
フリッププロップ１０のＱ端子出力は１クロック信号分
即ち１ビット遅延されたものとなる。従って、フリップ
フロップ９，１０は、クロック信号に受信データを同期
させ、且つ１ビット遅延回路を構成するものである。
排他的論理和回路３の出力信号を加える第２の排他的論
理和回路４、インバータ５、遅延回路６及びローパスフ
ィルタフによる動作は、前述の実施例と同様であり、重
複する説明となるので省略する。
理和回路４、インバータ５、遅延回路６及びローパスフ
ィルタフによる動作は、前述の実施例と同様であり、重
複する説明となるので省略する。
第４図は本発明の更に他の実施例のブロック図であり、
１１はフリップフロップ、１２は１ビットの遅延回路、
１３は第１の排他的論理和回路、１４は反転出力端子を
有する第２の排他的論理和回路、１．５，１７．２０は
ナンド回路、１９はゲート回路、１６は（ｍ＋１）ビッ
トの遅延回路、１８はフリップフロップ、２１はローパ
スフィルタ、２２は増幅器、２３は比較器、２４は単安
定マルチバイブレーク、２５は基準電圧入力端子、２６
は出力端子、２７は受信データの入力端子、２８はクロ
ック信号の入力端子である。
１１はフリップフロップ、１２は１ビットの遅延回路、
１３は第１の排他的論理和回路、１４は反転出力端子を
有する第２の排他的論理和回路、１．５，１７．２０は
ナンド回路、１９はゲート回路、１６は（ｍ＋１）ビッ
トの遅延回路、１８はフリップフロップ、２１はローパ
スフィルタ、２２は増幅器、２３は比較器、２４は単安
定マルチバイブレーク、２５は基準電圧入力端子、２６
は出力端子、２７は受信データの入力端子、２８はクロ
ック信号の入力端子である。
受信データは、入力端子２７からフリップフロップ１１
のデータ端子りに加えられ、又クロック信号は、ナンド
回路２’ｔ）を介してフリップフロップ１１．１８のク
ロック端子Ｃに加えられる。フ」 リップフロップ１１のＱ端子出力はそのまま第１の排他
的論理和回路１３に加えられ、ｄ端子出力は、１ビット
遅延回路１２を介して排他的論理和回路１３に加えられ
る。従って、排他的論理和回路１３には、相互に１ビッ
トずれて且つ反転された受信データが入力されることに
なり、最後のビットＬＢとチェックビットＣとの比較結
果は、伝送誤りがない時、“ｌ”となり、伝送誤りがあ
る時は、“Ｏ”となる。即ち、第１図及び第３図に於け
る第１の排他的論理和回路３の出力信号と反対の関係と
なる。
のデータ端子りに加えられ、又クロック信号は、ナンド
回路２’ｔ）を介してフリップフロップ１１．１８のク
ロック端子Ｃに加えられる。フ」 リップフロップ１１のＱ端子出力はそのまま第１の排他
的論理和回路１３に加えられ、ｄ端子出力は、１ビット
遅延回路１２を介して排他的論理和回路１３に加えられ
る。従って、排他的論理和回路１３には、相互に１ビッ
トずれて且つ反転された受信データが入力されることに
なり、最後のビットＬＢとチェックビットＣとの比較結
果は、伝送誤りがない時、“ｌ”となり、伝送誤りがあ
る時は、“Ｏ”となる。即ち、第１図及び第３図に於け
る第１の排他的論理和回路３の出力信号と反対の関係と
なる。
文筆２の排他的論理和回路１４は非反転出力端子からの
出力信号をローパスフィルタ２１に加え、反転出力端子
からの出力信号をナンド回路１５を介して遅延回路１６
に加え、その出力信号をナンド回路１７により波形整形
して、フリップフロップ１８のデータ端子りに加え、そ
のＱ端子出力をゲート回路１９を介して排他的論理和回
路１４に加える。ゲート回路１９は、第１の排他的論理
和回路工３の出力信号と、フリップフロップ１８のＱ端
子出力信号との位相を合わせる為のものである。
出力信号をローパスフィルタ２１に加え、反転出力端子
からの出力信号をナンド回路１５を介して遅延回路１６
に加え、その出力信号をナンド回路１７により波形整形
して、フリップフロップ１８のデータ端子りに加え、そ
のＱ端子出力をゲート回路１９を介して排他的論理和回
路１４に加える。ゲート回路１９は、第１の排他的論理
和回路工３の出力信号と、フリップフロップ１８のＱ端
子出力信号との位相を合わせる為のものである。
第１の排他的論理和回路１３の出力信号が、前述の第１
図及び第３図に示す実施例と反対となっｋとしても、第
２の排他的論理和回路１４の出力信号は、同じものとな
るから、伝送誤りが発生した時、第２の排他的論理和回
路１４の（ｍ＋１）ビット毎の出力信号が反転し、ロー
パスフィルタ２１の出力信号レベルも反転し、増幅器２
２により増幅して、比較器２３により、ハイレベルＨと
ローレベルＬとの中間点に相当する基準電圧を入力端子
２５に加えて比較すると、ローパスフィルタ２１・の出
力信号レベルの反転により比較器２３の出力信号も反転
し、その信号の反転時に単安定マルチバイブレータ２４
がトリガされて、出力端子２６から所定のパルス幅の伝
送誤り発生検出信号ゆ（出力されることになる。
図及び第３図に示す実施例と反対となっｋとしても、第
２の排他的論理和回路１４の出力信号は、同じものとな
るから、伝送誤りが発生した時、第２の排他的論理和回
路１４の（ｍ＋１）ビット毎の出力信号が反転し、ロー
パスフィルタ２１の出力信号レベルも反転し、増幅器２
２により増幅して、比較器２３により、ハイレベルＨと
ローレベルＬとの中間点に相当する基準電圧を入力端子
２５に加えて比較すると、ローパスフィルタ２１・の出
力信号レベルの反転により比較器２３の出力信号も反転
し、その信号の反転時に単安定マルチバイブレータ２４
がトリガされて、出力端子２６から所定のパルス幅の伝
送誤り発生検出信号ゆ（出力されることになる。
この検出信号を所定時間毎にカウントすることにより、
伝送路の誤り率を求めることが可能であるから、伝送路
の監視を容易に行うこトヤきることになる。
伝送路の誤り率を求めることが可能であるから、伝送路
の監視を容易に行うこトヤきることになる。
前述の実施例に於いて、遅延回路６．１６は、（ｍ ＋
１ ）ビットの遅延を行う構成であれば、遅延線、シフ
トレジスタ等の任意の構成を採用することが可能であり
、又ローパスフィルタ７．２１は、データ速度やｍの値
等に対応して、遮断周波数が選定されるものである。又
本発明は前述の実施例にのみ限定されるものではなく、
種々付加変更することができるものである。
１ ）ビットの遅延を行う構成であれば、遅延線、シフ
トレジスタ等の任意の構成を採用することが可能であり
、又ローパスフィルタ７．２１は、データ速度やｍの値
等に対応して、遮断周波数が選定されるものである。又
本発明は前述の実施例にのみ限定されるものではなく、
種々付加変更することができるものである。
以上説明したように、本発明は、ｍ８１Ｃ符号を用いた
伝送方式に於いて、受信データと、これを１ビット遅延
させたデータとを第１の排他的論理和回路３，１３によ
り排他的論理和をとることによって、（ｍ＋１）ビット
毎に伝送誤りがない時に’１”（又は“０”）、伝送誤
りがある時に“０゛′ （又は“１″）となるから、こ
の第１の排他的論理和回路３．１３の出力信号と、第２
の排他的論理和回路４，１４の出力信号を反転して（ｍ
＋１）ビット遅延させた信号とを、第２の排他的論理和
回路４，１４により比較し、それにより、（ｍ＋１）ビ
ット毎の比較出力信号は、伝送誤り発生により反転する
ので、ローパスフィルタ７．２１により直流分を取り出
して、レベル識別を行うことにより、伝送誤り発生を容
易に検出することができ、且つ同期回路を必要としない
ので、中継装置にも容易に適用することが可能となり、
経済的な伝送系の障害監視手段を構成することができる
利点がある。
伝送方式に於いて、受信データと、これを１ビット遅延
させたデータとを第１の排他的論理和回路３，１３によ
り排他的論理和をとることによって、（ｍ＋１）ビット
毎に伝送誤りがない時に’１”（又は“０”）、伝送誤
りがある時に“０゛′ （又は“１″）となるから、こ
の第１の排他的論理和回路３．１３の出力信号と、第２
の排他的論理和回路４，１４の出力信号を反転して（ｍ
＋１）ビット遅延させた信号とを、第２の排他的論理和
回路４，１４により比較し、それにより、（ｍ＋１）ビ
ット毎の比較出力信号は、伝送誤り発生により反転する
ので、ローパスフィルタ７．２１により直流分を取り出
して、レベル識別を行うことにより、伝送誤り発生を容
易に検出することができ、且つ同期回路を必要としない
ので、中継装置にも容易に適用することが可能となり、
経済的な伝送系の障害監視手段を構成することができる
利点がある。
第１図は本発明の一実施例のブロック図、第２図は本発
明の実施例の動作説明図、第３図及び第４図は本発明の
それぞれ異なる実施例のブロック図、第５図はｍＢＩＰ
符号の説明図、第６図は従来のｍＢＩＰ符号を用いたデ
ータ伝送に於ける誤り検出手段の要部ブロック図、第７
図は伝送誤り発生検出の動作説明図、第８図はｍＢ１Ｃ
符号の説明図である。 １．２７は受信データの入力端子、２．１２は１ビット
遅延回路、３．１３は第１の排他的論理和回路、４，１
４は第２の排他的論理和回路、５はインバータ、６，１
６は（ｍ＋１）ビットの遅延回路、７，２１はローパス
フィルタ、８，２６は出力端子、９，１０，１１．１８
はフリップフロップ、２２は増幅器、２３は比較器、２
４は単安定マルチバイブレーク（ＭＭＶ）である。
明の実施例の動作説明図、第３図及び第４図は本発明の
それぞれ異なる実施例のブロック図、第５図はｍＢＩＰ
符号の説明図、第６図は従来のｍＢＩＰ符号を用いたデ
ータ伝送に於ける誤り検出手段の要部ブロック図、第７
図は伝送誤り発生検出の動作説明図、第８図はｍＢ１Ｃ
符号の説明図である。 １．２７は受信データの入力端子、２．１２は１ビット
遅延回路、３．１３は第１の排他的論理和回路、４，１
４は第２の排他的論理和回路、５はインバータ、６，１
６は（ｍ＋１）ビットの遅延回路、７，２１はローパス
フィルタ、８，２６は出力端子、９，１０，１１．１８
はフリップフロップ、２２は増幅器、２３は比較器、２
４は単安定マルチバイブレーク（ＭＭＶ）である。
Claims (1)
- ｍＢ１Ｃ符号を用いたデータ伝送に於ける誤り検出方式
に於いて、前記ｍＢ１Ｃ符号のデータと、該データを１
ビット遅延させたデータとの排他的論理和をとる第１の
排他的論理和回路と、（ｍ＋１）ビット遅延させる遅延
回路と、前記第１の排他的論理和回路の出力信号と前記
遅延回路の出力信号とを加える第２の排他的論理和回路
と、該第２の排他的論理和回路の出力信号を反転して前
記遅延回路に加える反転回路と、前記第２の排他的論理
回路の出力信号を加えるローパスフィルタとを備え、該
ローパスフィルタの出力信号のレベル反転を検出して誤
りを検出することを特徴とする誤り検出方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125386A JPS615629A (ja) | 1984-06-20 | 1984-06-20 | 誤り検出方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59125386A JPS615629A (ja) | 1984-06-20 | 1984-06-20 | 誤り検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS615629A true JPS615629A (ja) | 1986-01-11 |
| JPH0118607B2 JPH0118607B2 (ja) | 1989-04-06 |
Family
ID=14908848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59125386A Granted JPS615629A (ja) | 1984-06-20 | 1984-06-20 | 誤り検出方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS615629A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136584A (ja) * | 1989-10-23 | 1991-06-11 | Canon Inc | 画像再生装置 |
-
1984
- 1984-06-20 JP JP59125386A patent/JPS615629A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136584A (ja) * | 1989-10-23 | 1991-06-11 | Canon Inc | 画像再生装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0118607B2 (ja) | 1989-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4027335A (en) | DC free encoding for data transmission system | |
| US5491713A (en) | Minimized oversampling Manchester decoder | |
| US5200980A (en) | Digital bi phase data recovery system | |
| US4686482A (en) | Clock signal arrangement for regenerating a clock signal | |
| JPH0314251B2 (ja) | ||
| US4581741A (en) | Error detection apparatus for data dependent coding circuitry | |
| JPS615629A (ja) | 誤り検出方式 | |
| US3491202A (en) | Bi-polar phase detector and corrector for split phase pcm data signals | |
| US4502142A (en) | Apparatus for detecting errors in a digital data stream encoded in a double density code | |
| JPS61148939A (ja) | フレ−ム同期方式 | |
| JP3217993B2 (ja) | パリティチェック回路 | |
| JP3888601B2 (ja) | データ受信装置 | |
| US4809301A (en) | Detection apparatus for bi-phase signals | |
| JP3089962B2 (ja) | 二相符号化データの復号装置 | |
| US5832033A (en) | Clock disturbance detection based on ratio of main clock and subclock periods | |
| JPS61239740A (ja) | 同期信号検出装置 | |
| US5148450A (en) | Digital phase-locked loop | |
| JPH0347613B2 (ja) | ||
| JPS61133747A (ja) | 符号誤り検出回路 | |
| JPS63219226A (ja) | デコ−ド回路 | |
| JPH07114414B2 (ja) | 受信障害種別識別方法 | |
| JPH0124386B2 (ja) | ||
| KR950007439B1 (ko) | 데이타 통신장치의 수신에러 교정 회로 | |
| JPS63152238A (ja) | ｍＢ１Ｐ符号の誤り検出回路 | |
| JP2619939B2 (ja) | 同期パターン検出回路 |