JPS63152238A - ｍＢ１Ｐ符号の誤り検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 伝送系における符号誤りを検出する符号としてｍビット
の情報ビットに対して、１ビットのパリティビットを付
加するｍＢ１Ｐ符号がある。

従来は偶パリティを付加する方式が用いられているが、
データ系に“０”が連続する欠点があり、これを防止す
るために付加するビットを奇パリティとすることにより
、比較的容易に誤りの検出を行い、入力断の誤検出を防
ぎ、受信回路の動作を安定に行うようにするものである
。

〔産業上の利用分野〕

本発明は、伝送系において使用されるｍＢ１Ｐ符号の誤
り検出回路の改良に関するものである。

符号の誤り検出回路としては、データ系に“０”が連続
することにより不安定なりロック再生や、入力断を誤検
出することを防止し、受信回路の動作が正確に行えるよ
うな回路であることが望ましい。

〔従来の技術〕

第５図は′従来例の誤り検出回路の構成を示すブロック
図である。

第６図は従来例の動作を説明するタイムチャートである
。

第５図において、論理積回路（以下ＡＮＤゲートと称す
る）１′に、ｍビットの情報データに１ビットのパリテ
ィビットの符号を付したｍＢ１ＰのＮ　ＲＺの受信デー
タとクロックが入力され、第６図に示すように受信デー
タの“１”に対応するクロックの時点が“１”として出
力される。このデータがフリップフロップ（以下Ｄ−Ｆ
Ｆと称する）２′の入力Ｃに加えられ、第６図に示すよ
うにＡＮＤゲート１′の出力パルスの“１”の信号を入
力する毎に、Ｄ　−Ｆ　Ｆ　２’の特性によりＤ　−Ｆ
　Ｆ　２’の出力ｐの信号が反転する。一方、Ｄ　−Ｆ
　Ｆ　２’の出力ｑの信号は、Ｄ　−Ｆ　Ｆ　２’の特
性から出力ｐの信号を反転した値となる。この出力ｐ、
及びｑの信号を低域フィルタ（以下ＬＰＦと称する）７
′、及び８′に加えて得られる出力は、第６図に示すよ
うにｍビットのデータの平均値（一点鎖線で示す）にパ
リティビットの平均値（信号“１”の１／ｍとして求め
られる）を加えた値（ＬＰＦ？’では差し引いた値）と
なり、これが比較器９のプラス、及びマイナスの入力に
加えられる。

この結果、プラスとマイナスの入力の差が拡大されて出
力されることになる。

このようにして信号データとパリティビットが正常に動
作している時は、比較器９の出力は変化しない。

一方、第６図に点線で丸く囲んで示すように信号データ
に１個所誤りビットが発生したとすると、り　−Ｆ　Ｆ
　２’の出力ｐ、及びｑが点線で示すように変化して、
パリティビットの値が誤りビット以後反転する。このた
め、Ｌ　Ｐ　Ｆ　７’、８′の出力の情報データの平均
値は長い時間でみた時には変化しないが、パリティビッ
トは例えば“１”から“０”に反転しているため平均値
は情報データの平均値を中心にして反転する。これが比
較器９に加えられるため、比較器９の出力は第６図（１
）に点線で示すように変化し、これを変化点検出器（図
示しない）で検出し、情報ビットに誤りが発生したこと
を知るようにしていた。

〔発明が解決しようとする問題点〕

しかしながら上述の誤り検出回路においては、ｍビット
の情報ビットがすべて“０”の時、付加するパリティビ
ットも“０”となり、データ系に“Ｏ”が連続して、不
安定なりロック再生や、入力断の誤検出を生じ、受信回
路の正確な動作を期することができないという問題点が
あった。

〔問題点を解決するための手段〕

上記問題点は第１図に示すように、ｒｎビットの“ｌ”
と“０″から成るデータに１ビットの奇パリティを付加
したｍＢ　Ｉ　Ｐ符号のデータとクロックとを論理積回
路（に入力し、クロックに同期して得られる出力を、“
１ｍが入力される毎に“１″又は“θ″を交互に出力す
る該フリップフロップ２に加え、フリップフロップ２の
出力を分岐し、一方は２つの入力が共に“１”、又は“
０”の時だけ“１＃を出力するゲート３の一方の入力に
加え、他方は入力を（ｍ＋１）ビットだけ遅延する遅延
回路４を介してゲート３の他方の入力に加え、ゲート３
の出力を、２つの入力に対して排他的論理和の出力と、
排他的論理和の出力を反転した出力を与えるゲート５の
一方の入力に加え、ゲート５の排他的論理和の出力を分
岐して一方は低域フィルタ８に加え、他方は入力を（ｍ
＋１）ビットだけ遅延する遅延回路６を介してゲート５
の他方の入力に加え、ゲート５の排他的論理和の出力を
反転した出力を低域フィルタフに加え、低域フィルタ７
及び８の出力により、ｍＢ　Ｉ　Ｐ符号のデータり誤り
を検出するように構成した本発明のｍＢ１Ｐ符号の誤り
検出回路によって解決される。

〔作用〕

第１図において、付加するパリティを奇パリティとした
ｍＢ１Ｐ符号の受信データをクロックと共に論理積回路
１に入力して、得られるクロックに同期した出力を、“
１”が入力される毎に“１”又は“０”を交互に出力す
るフリップフロップ２に入力する。得られる出力を分岐
して、一方は２つの入力が共に“１”又は“０”の時だ
け１”を出力するゲート３の一方の入力に加え、他方は
（ｍ＋１）ビットの遅延を行う遅延回路４を介して同ゲ
ート３のもう−・つの入力に加え、第３図（ｆ）に示す
ゲート３の出力が得られる。

今、受信データに第３図（ａ）に点線で示すように１ビ
ットの誤りがあった場合、ゲート３の出力は同図（ｆ）
に点線で示すように変化する。しかし、この変化分はｍ
＋ｌビットだけしか変化せず、それ以後は誤りのなかっ
た場合と同様であり、低域フィルタ７．８には変化とし
て現れない。このため、ゲート３の出力に、更に排、他
的論理和の出力とそれを反転した出力を与えるゲート５
を接続する。そしてゲート５の排他的論理和の出力を、
ｍ＋１ビット分だけ遅延する遅延回路６を介してゲート
５の他方の入力に加える。

この結果、第３図（ｈ）　、（ｉ）に点線で示す誤り信
号に対応したゲート５の出力が得られ、低域フィルタ７
．８の出力が同図（ｊ）　、（ｋ）の点線で示すように
変化する。この出力の変化により符号誤りを検出する。

〔実施例〕

第２図は本発明の実施例の誤り検出回路の構成を示すブ
ロック図である。

第３図は本発明の詳細な説明するタイムチャートである
。

第４図はＥｘｃ、Ｏｒ、及びＥｘｃ、Ｎｏｒゲートの特
性を示す図である。

全図を通じて同一符号は同一対象物を示す。

第２図において、Ｄ　−Ｆ　Ｆ　２’の出力ｄを、２つ
の入力が共に“ｌ”、又は“０”の時だけ“１”を出力
するＥｘｃｌｕｓｉｖｅ　Ｎｏｒゲート（以下Ｅｘｃ、
Ｎｏｒゲートと称する）３′の一方の入力に加えると共
に、（ｍ＋１）Ｔｏ（ここにＴＯはＮＲＺの入力信号の
１ビットの時間間隔を示す）だけ遅らせる遅延回路４を
介してＥｘｃ、Ｎｏｒゲート３′の他方の入力に加える
。第４図に示すＥｘｃ、Ｎｏｒゲートの特性により、第
３図（ｆ）に示すデータがＥｘｃ、Ｎｏｒゲート３′の
出力として得られる。

今、第３図（ａ）に点線で示すように情報データに誤り
ビットが発生した時、Ｄ　−Ｆ　Ｆ　２’の出力ｄ、及
び遅延回路４の出力ｅは、同図（ｄ）　、（ｅ）に点線
で示すように変化し、その結果Ｅｘｃ、Ｎｏｒゲート３
′の出力は同図（ｆ）に点線で示すようになる。

この場合、同図からも明らかなように上記の誤すビソト
によるＥｘｃ、Ｎｏｒゲート３′の出力の変化はｍ＋ｌ
ビット（今の場合ｍ＝５のため、６ビット）°に限られ
、それ以後の時間では正常の状態に復帰する。このため
、長い時間でみた時比較器９の出力でこの誤りピントを
検出することができない。

これを解決するために、Ｅｘｃ、　Ｎｏｒゲート３′の
出力とＬ　Ｐ　Ｆ　Ｔ’、８′の間に、第２図に示すよ
うにＥｘｃ、Ｎｏｒ　、及び排他的論理和（以下Ｅｘｃ
、Ｏｒと称する）を兼ねたゲート（以下Ｅｘｃ、Ｎｏｒ
　Ｏｒゲートと称する）５′と（ｍ＋１）Ｔｏの遅延を
行う遅延回路６とを挿入している。

即ち、Ｅｘｃ、　Ｎｏｒゲート３′の出力をＥｘｃ、Ｎ
ｏｒ　Ｏｒゲート５′の一方の入力に加え、同ゲート５
′の他方の入力は第３図軸）に示すデータを仮定する。

ここでは、ｍビットのデータは“１”又は“０”の出現
確率１／２と考え、パリティビットに対応するビットの
み極性を示している。するとＥｘｃ、Ｎｏｒ、及びＥｘ
ｃ、Ｏｒゲートの特性によりＥｘｃ、Ｎｏｒ　Ｏｒゲー
ト５′の出力り及びｉには、第３図（ｈ）　、（ｉ）に
示すデータが得られる。これをＬ　Ｐ　Ｆ　７’、及び
８′に加えることにより、同図（ｊ）　、（ｋ）に示す
出力が得られ、これを比較器９に加えることにより、同
図（））に示す出力が得られ誤りビットの検出が可能と
なる。

そして本発明によれば、パリティとして奇パリティを使
用しているため、情報データに“０”が連続してもｍビ
ット毎に“１”のパリティビットが挿入されるため、“
０”が連続することはない。

〔発明の効果〕

以上説明のように本発明によれば、データ系に“０”が
連続することによる不安定なりロック再生や、入力断を
誤検出することを防止でき、受信回路の動作を正確に行
わせることができる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例の誤り検出回路の構成を示すブ
ロック図、 第３図は本発明の詳細な説明するタイムチャート、 第４図はＥｘｃ、Ｏｒ、及びＥｘｃ、Ｎｏｒゲートの特
性を示す図、 第５図は従来例の誤り検出回路の構成を示すブロック図
、 第６図は従来例の動作を説明するタイムチャートである
。 図において １は論理積回路、１′はＡＮＤゲート、２はフリップフ
ロ、プ、２′はＤ−ＦＦ、３．５ばゲート、 ３′はＥｘｃ、　Ｎｏｒゲート、５′はＥｘｃ、Ｎｏｒ
　Ｏｒゲート、４．６は遅延回路、 ７．８は低域フィルタ、７′、８′はＬＰＦ、９は比較
器 を示す。 （の　　　　　　　（ｂ＞ Ｅｘｃ、０γ、刀芝Ｖ’Ｅｘｃ、ＡｌｏＹケ通トの特７
は喰示す１図 ＄４因 堰殖唸（

Claims (1)

1. 【特許請求の範囲】 ｍビットの“１”と“０”から成るデータに１ビットの
   奇パリテイを付加したｍＢ１Ｐ符号のデータとクロック
   とを論理積回路（１）に入力し、該クロックに同期して
   得られる出力を、“１”が入力される毎に“１”又は“
   ０”を交互に出力する該フリップフロップ（２）に加え
   、 該フリップフロップ（２）の出力を分岐し、一方は２つ
   の入力が共に“１”、又は“０”の時だけ“１”を出力
   するゲート（３）の一方の入力に加え、他方は入力を（
   ｍ＋１）ビットだけ遅延する遅延回路（４）を介して該
   ゲート（３）の他方の入力に加え、該ゲート（３）の出
   力を、２つの入力に対して排他的論理和の出力と、該排
   他的論理和の出力を反転した出力を与えるゲート（５）
   の一方の入力に加え、 該ゲート（５）の排他的論理和の出力を分岐して、一方
   は低域フィルタ（８）に加え、他方は入力を（ｍ＋１）
   ビットだけ遅延する遅延回路（６）を介して該ゲート（
   ５）の他方の入力に加え、該ゲート（５）の排他的論理
   和の出力を反転した出力を低域フィルタ（７）に加え、
   該低域フィルタ（７）及び（８）の出力により、該ｍＢ
   １Ｐ符号のデータの誤りを検出するように構成したこと
   を特徴とするｍＢ１Ｐ符号の誤り検出回路。