JPS6155954A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6155954A JPS6155954A JP59180210A JP18021084A JPS6155954A JP S6155954 A JPS6155954 A JP S6155954A JP 59180210 A JP59180210 A JP 59180210A JP 18021084 A JP18021084 A JP 18021084A JP S6155954 A JPS6155954 A JP S6155954A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈発明の技術分野〉
本発明は例えばＧａＡｓ集積回路装置等の半導体集積回
路装置の改良に関するものである。
路装置の改良に関するものである。
〈発明の技術的背景とその問題点〉
例えばＧａＡｓはＳｉＫ比較して電子移動度が４〜５倍
と大きく、かつ高抵抗の半絶縁性基板が得られることか
ら、高速論理素子やマイクロ波集情回路への応用が期待
されている。
と大きく、かつ高抵抗の半絶縁性基板が得られることか
ら、高速論理素子やマイクロ波集情回路への応用が期待
されている。
従来、これらの素子は半絶縁性基板上に１例えば能動素
子としてのＭＥＳ ＦＥＴ（ＭＥｔａｌＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ ＦＥＴ ）と受動素子としてのダイ
オード、容量、抵抗が集積化されて製造されている０ ＧａＡｓは本来真正なキャリア濃度は１０８ｃｍ−３程
度と小さく、不純物の混入が無ければ極めて高抵抗の絶
縁体である。しかし、原材料の純度や製造工程からの不
純物の混入によってｎ型不純物とｐ型不純物が相互補償
されており、ＩＮＤ＋−Ｈ； Ｉ ｚ１０１０〜１１Ｃ
Ｗ！−３程度のキャリア濃度を有しているため、従来製
造並びに市販されている半絶縁性ＧａＡｓ基板の比抵抗
は１０〜１０Ω（７）程度に過ぎない。
子としてのＭＥＳ ＦＥＴ（ＭＥｔａｌＳｅｍｉｃｏ
ｎｄｕｃｔｏｒ ＦＥＴ ）と受動素子としてのダイ
オード、容量、抵抗が集積化されて製造されている０ ＧａＡｓは本来真正なキャリア濃度は１０８ｃｍ−３程
度と小さく、不純物の混入が無ければ極めて高抵抗の絶
縁体である。しかし、原材料の純度や製造工程からの不
純物の混入によってｎ型不純物とｐ型不純物が相互補償
されており、ＩＮＤ＋−Ｈ； Ｉ ｚ１０１０〜１１Ｃ
Ｗ！−３程度のキャリア濃度を有しているため、従来製
造並びに市販されている半絶縁性ＧａＡｓ基板の比抵抗
は１０〜１０Ω（７）程度に過ぎない。
また、この様な基板を用いてＧａＡｓ集積回路を製造す
る際、集積回路の構成要素の密度が低く、これらの構成
要素間の距離が充分に大きい場合には、各電極端子及び
各要素間の電界強度が小さいため、構成要素間の電気的
干渉はほとんど無視され、問題とはならなかった。
る際、集積回路の構成要素の密度が低く、これらの構成
要素間の距離が充分に大きい場合には、各電極端子及び
各要素間の電界強度が小さいため、構成要素間の電気的
干渉はほとんど無視され、問題とはならなかった。
しかし、第３図に示すように半絶縁性ＧａＡｓ基板の比
抵抗は電界強度の依存性を示し、電界強度の増加により
比抵抗は低減する。したがって高密度の集積回路を製造
する場合は、各構成要素間の距離が小さくなると各要素
間の電界強度が増加し、基板の比抵抗が低下することに
なり、各端子間で電気的な相互干渉が生じ、回路の誤動
作や不都合な特性を起こし、実質上問題であった。
抵抗は電界強度の依存性を示し、電界強度の増加により
比抵抗は低減する。したがって高密度の集積回路を製造
する場合は、各構成要素間の距離が小さくなると各要素
間の電界強度が増加し、基板の比抵抗が低下することに
なり、各端子間で電気的な相互干渉が生じ、回路の誤動
作や不都合な特性を起こし、実質上問題であった。
特に高密度ＧａＡｓ集積回路に用いられるＭＥＳＦＥＴ
のショットキ令ゲート、論理素子を構成するショットキ
・ダイオード、マイクロ波集積回路に用いられるゲート
保護用ｐ−ｎダイオード、付加容量用ショットキ・ダイ
オード等の各端子において、他構成要素の端子から半絶
縁性基板を通じて生じる電界及び電流の漏洩に起因した
Ｖ−Ｉ特性の異常な変動が発生する。
のショットキ令ゲート、論理素子を構成するショットキ
・ダイオード、マイクロ波集積回路に用いられるゲート
保護用ｐ−ｎダイオード、付加容量用ショットキ・ダイ
オード等の各端子において、他構成要素の端子から半絶
縁性基板を通じて生じる電界及び電流の漏洩に起因した
Ｖ−Ｉ特性の異常な変動が発生する。
この従来の問題点を例えば同一基板上に作成された独立
動作する二つのｐ−ｎ接合ダイオードを例にして今少し
説明する。
動作する二つのｐ−ｎ接合ダイオードを例にして今少し
説明する。
第４図は従来法に基づいて半絶縁性ＧａＡｓ基板１１上
に作成された独立動作する二つのｐ−ｎ接合ダイオード
Ｄｌｌ及びＤ１２の素子構造断面を示す図である。
に作成された独立動作する二つのｐ−ｎ接合ダイオード
Ｄｌｌ及びＤ１２の素子構造断面を示す図である。
第４図において、１１は半絶縁性ＧａＡｓ基板１層、１
２及び１６はそれぞれキャリア濃度が例えば１０１９ｃ
ｎｖ３となるように形成されたｐ層、１３及び１７はそ
れぞれキャリア濃度が例えば２×１０１７ｃｍ−３とな
るように形成されたｎ層、１４はダイオードＤｌｌのｐ
側電極、１５はダイオードＤ１１のｎ側電極、１８はダ
イオードＤ１２のｐ側電極、１９はダイオードＤ１２の
ｎ側電極である。
２及び１６はそれぞれキャリア濃度が例えば１０１９ｃ
ｎｖ３となるように形成されたｐ層、１３及び１７はそ
れぞれキャリア濃度が例えば２×１０１７ｃｍ−３とな
るように形成されたｎ層、１４はダイオードＤｌｌのｐ
側電極、１５はダイオードＤ１１のｎ側電極、１８はダ
イオードＤ１２のｐ側電極、１９はダイオードＤ１２の
ｎ側電極である。
また電極１４と電極１８の距離は例えば５０μｍである
。
。
上記の如き構成において、電極１５及び１９が各々アー
スされたとき、電極１８の印加電圧ｖ０をパラメータに
した電極１４及び１５の電圧（Ｖ）−電流（Ｉ）特性を
第５図に示す。この第５図より明らかなように印加電圧
Ｖ。の逆方向電圧の値の変化によってＶ−Ｉ特性が変化
することが分る。
スされたとき、電極１８の印加電圧ｖ０をパラメータに
した電極１４及び１５の電圧（Ｖ）−電流（Ｉ）特性を
第５図に示す。この第５図より明らかなように印加電圧
Ｖ。の逆方向電圧の値の変化によってＶ−Ｉ特性が変化
することが分る。
即ち、独立に動作すべきダイオードＤｌｌのＶ−Ｉ特性
において、ダイオードＤ１２の印加電圧によシミ気的干
渉が起ることが判る。この原因は２層１２と基板１層１
１とのバリアが小さい為、電極１５と１８の間で１層１
１を通って電流が流れるためである。
において、ダイオードＤ１２の印加電圧によシミ気的干
渉が起ることが判る。この原因は２層１２と基板１層１
１とのバリアが小さい為、電極１５と１８の間で１層１
１を通って電流が流れるためである。
このように１従来の装置においては他構成要素の端子か
ら半絶縁性基板を通じて起る電界及び電流漏れに起因し
たＶ−Ｉ特性の異常変動が生じ、このような異常な変動
を防止するだめの配慮が、特にＧａＡｓ集積回路のプロ
セス設計上重要となる。
ら半絶縁性基板を通じて起る電界及び電流漏れに起因し
たＶ−Ｉ特性の異常変動が生じ、このような異常な変動
を防止するだめの配慮が、特にＧａＡｓ集積回路のプロ
セス設計上重要となる。
〈発明の目的〉
本発明は上記諸点に鑑みて成されたものであり、構成要
素間の電気的干渉を防止した半導体集積回路装置を提供
することを目的とし、この目的を達成するため、本発明
は半絶縁性基板に形成された複数個の構成要素を有する
半導体集積回路装置において、上記の各構成要素を形成
する半導体導電層の一部もしくは全体を異なる導電層で
囲んだ構造となるように成して、隣接する構成要素間の
電流及び電界漏れＫよる電気的干渉の低減化を図るよう
になされている。
素間の電気的干渉を防止した半導体集積回路装置を提供
することを目的とし、この目的を達成するため、本発明
は半絶縁性基板に形成された複数個の構成要素を有する
半導体集積回路装置において、上記の各構成要素を形成
する半導体導電層の一部もしくは全体を異なる導電層で
囲んだ構造となるように成して、隣接する構成要素間の
電流及び電界漏れＫよる電気的干渉の低減化を図るよう
になされている。
〈発明の実施例〉
本発明の詳細な説明に先立ち、本発明の特徴を述べれば
、本発明は電極端子や構成要素間の絶縁層内に形成され
た接合や導電層により隣接する電極からの電界漏れを吸
収せしめて、リーク電流を低減し、構成要素間の電気的
干渉を防止するようにしたものである。
、本発明は電極端子や構成要素間の絶縁層内に形成され
た接合や導電層により隣接する電極からの電界漏れを吸
収せしめて、リーク電流を低減し、構成要素間の電気的
干渉を防止するようにしたものである。
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図は本発明にしたがって作成された独立動作する二
つのｐ−ｎ接合ダイオードの素子構造断面を示す図であ
る。
つのｐ−ｎ接合ダイオードの素子構造断面を示す図であ
る。
第１図において、１は半絶縁性ＧａＡｓ基板であり、該
基板１は例えば水平ブリッジマン法Ｃｒ ドープＧａＡ
ｓ及びＬＥＣＥＣファンドーグＧａＡｓる。
基板１は例えば水平ブリッジマン法Ｃｒ ドープＧａＡ
ｓ及びＬＥＣＥＣファンドーグＧａＡｓる。
上記基板ｌ上には後述する方法によって本発明の一実施
例としての独立動作する二つのｐ −ｎ接合ダイオード
Ｄ１及びＤ２が形成される。基板１層１内のｎ層２１及
び２２はそれぞれキャリア濃度が例えば２ Ｘ １０
”ｃｍ−３となるようｆｃｎ型不純物として、例えばＳ
ｌ イオンを加速エネルギー３００ｋｅＶ、ドーズ量
５×１０１２０−２でレジ刈により形成された選択注入
用マスクを介してイオン注入して形成し、次〈２層３１
及び３２を０層２１及び２３と同一領域でかつ囲まれる
ようにキャリア濃度が例えば１０１９ｃｍ−”となるよ
うにｐ型不純物として、例えばＺｎ＋イオンを加速エネ
ルギー３００ｋｅＶ、ドーズ量１０１４〜１０１５ｉ２
でレジストにより形成された選択注入用マスクを介して
二重イオン注入して形成し、その後アニール処理を例え
ば８００℃、で１５分間行ない、注入層のｐ型不純物と
ｎ型不純物を同時に活性化させて０層２１．２２及び２
層３１．３２を形成して、深さ方向にｐ−ｎ接合４１及
び４２を形成すると共（２層３１及び３２をそれぞれ０
層２１及び２２で囲む。
例としての独立動作する二つのｐ −ｎ接合ダイオード
Ｄ１及びＤ２が形成される。基板１層１内のｎ層２１及
び２２はそれぞれキャリア濃度が例えば２ Ｘ １０
”ｃｍ−３となるようｆｃｎ型不純物として、例えばＳ
ｌ イオンを加速エネルギー３００ｋｅＶ、ドーズ量
５×１０１２０−２でレジ刈により形成された選択注入
用マスクを介してイオン注入して形成し、次〈２層３１
及び３２を０層２１及び２３と同一領域でかつ囲まれる
ようにキャリア濃度が例えば１０１９ｃｍ−”となるよ
うにｐ型不純物として、例えばＺｎ＋イオンを加速エネ
ルギー３００ｋｅＶ、ドーズ量１０１４〜１０１５ｉ２
でレジストにより形成された選択注入用マスクを介して
二重イオン注入して形成し、その後アニール処理を例え
ば８００℃、で１５分間行ない、注入層のｐ型不純物と
ｎ型不純物を同時に活性化させて０層２１．２２及び２
層３１．３２を形成して、深さ方向にｐ−ｎ接合４１及
び４２を形成すると共（２層３１及び３２をそれぞれ０
層２１及び２２で囲む。
ｎ側オーミンクコンタクトはＡｕ Ｇ６ （１２ｗｔ％
）であり、ｐ側オーミックコンタクトはＴｉ、Ｐｔ、Ａ
ｕの三層構造で構成して、それぞれダイオードＤ１のｐ
側及びｎ側電極５１．６１及びダイオードＤ２のｐ側及
びｎ側電極５２．６２を形成する。
）であり、ｐ側オーミックコンタクトはＴｉ、Ｐｔ、Ａ
ｕの三層構造で構成して、それぞれダイオードＤ１のｐ
側及びｎ側電極５１．６１及びダイオードＤ２のｐ側及
びｎ側電極５２．６２を形成する。
以上のようＫして、本発明にしたがって電極５１及び５
２の下の２層３１及び３２を０層２１．２２で囲み、ｐ
−ｉ接合より大きな電位差を有するｐ−ｎ接合４１及び
４２を形成する。
２の下の２層３１及び３２を０層２１．２２で囲み、ｐ
−ｉ接合より大きな電位差を有するｐ−ｎ接合４１及び
４２を形成する。
上記の如き構成において、電極６１及び６２が各々アー
スされたとき、電極５２の印加電圧Ｖ０をパラメータ忙
した電極５１及び５２間の電圧（Ｖ）−電流（Ｉ）特性
を第２図に示す。
スされたとき、電極５２の印加電圧Ｖ０をパラメータ忙
した電極５１及び５２間の電圧（Ｖ）−電流（Ｉ）特性
を第２図に示す。
この第２図より明らかなようにダイオードＤ２の電圧Ｖ
。の値が変化しても電極５１及び５２間のダイオードＤ
１のＶ−Ｉ特性はほとんど変化しないことが判る。即ち
、電極５２に印加された電圧が逆バイアスされる際、接
合面４２で有効に印加されることになシ、ｉＮｌに高電
圧が印加されなくなるので１層１を通じて流れる電流が
低減され、相互の端子間での電気的干渉を起こさなくな
る０ 特に、各構成要素の端子間でのｉ層の電界強度がｌｋｖ
／Ｉｎを越える場合には、各端子間の周囲を端子下の導
電層と異なる導電層で囲むことは化合物半導体集積回路
の高密度化に有効であり、回路の誤動作が防止される。
。の値が変化しても電極５１及び５２間のダイオードＤ
１のＶ−Ｉ特性はほとんど変化しないことが判る。即ち
、電極５２に印加された電圧が逆バイアスされる際、接
合面４２で有効に印加されることになシ、ｉＮｌに高電
圧が印加されなくなるので１層１を通じて流れる電流が
低減され、相互の端子間での電気的干渉を起こさなくな
る０ 特に、各構成要素の端子間でのｉ層の電界強度がｌｋｖ
／Ｉｎを越える場合には、各端子間の周囲を端子下の導
電層と異なる導電層で囲むことは化合物半導体集積回路
の高密度化に有効であり、回路の誤動作が防止される。
なお、上記実施例においてはｐ−ｎ接合ダイオードを例
にして説明したが、本発明はこれに限定されるものでは
なく、例えば能動素子となるＭＥＳＦＥＴやｐ−ｎ接合
ゲートＦＥＴのゲート部についてもダイオードと見なす
ことが出来るため、ゲートパッド部の周囲にｎ層を形成
することも、各ＦＥＴ間の電気的干渉を防止する上で有
効であり、集積回路作成上、有効な手段となる。
にして説明したが、本発明はこれに限定されるものでは
なく、例えば能動素子となるＭＥＳＦＥＴやｐ−ｎ接合
ゲートＦＥＴのゲート部についてもダイオードと見なす
ことが出来るため、ゲートパッド部の周囲にｎ層を形成
することも、各ＦＥＴ間の電気的干渉を防止する上で有
効であり、集積回路作成上、有効な手段となる。
また、上記実施例においては、半絶縁性ＣａＡｓ基板を
用いた場合について説明したが、本発明はこれに限定さ
れるものではなく、例えば半絶縁性が得られる工ｎＰ等
の他の化合物半導体等についても同様に適用し得ること
は言うまでもない。
用いた場合について説明したが、本発明はこれに限定さ
れるものではなく、例えば半絶縁性が得られる工ｎＰ等
の他の化合物半導体等についても同様に適用し得ること
は言うまでもない。
〈発明の効果〉
以上のように本発明によれば、半絶縁性基板に形成され
た複数個の構成要素を有する例えば化合物半導体集積回
路装置において、各構成要素を形成する半導体導電層の
一部もしくは全体を異なる導電層で囲むことによって、
隣接する構成要素間の電流や電界漏れによる電気的干渉
の低減化を図ることが出来、集積回路装置の高密度化に
特に有効である。
た複数個の構成要素を有する例えば化合物半導体集積回
路装置において、各構成要素を形成する半導体導電層の
一部もしくは全体を異なる導電層で囲むことによって、
隣接する構成要素間の電流や電界漏れによる電気的干渉
の低減化を図ることが出来、集積回路装置の高密度化に
特に有効である。
第１図は本発明にしたがって形成されたｐ −ｎ接合ダ
イオードの素子構造断面図、第２図は第１図に示す本発
明にしたがって形成されたｐ−ｎ接合ダイオードのＶ−
Ｉ特性を示す図、第３図は半絶縁性ＧａＡｓ基板の比抵
抗の電界依存性を示す図、第４図は従来法にしたがって
形成されたｐ−ｎ接合ダイオードの素子構造断面図、第
５図はそのＶ−Ｉ特性を示す図でちる。 １・・・半絶縁性ＧａＡｓ基板、２１．２２−ｎ層、３
１．３２・・・ｐ層、４１．４２・・・ｐ−ｎ接合面、
５１．５２，６１．６２・・電極、ＤＩ、Ｄ２・・ｐ−
ｎ接合ダイオード。
イオードの素子構造断面図、第２図は第１図に示す本発
明にしたがって形成されたｐ−ｎ接合ダイオードのＶ−
Ｉ特性を示す図、第３図は半絶縁性ＧａＡｓ基板の比抵
抗の電界依存性を示す図、第４図は従来法にしたがって
形成されたｐ−ｎ接合ダイオードの素子構造断面図、第
５図はそのＶ−Ｉ特性を示す図でちる。 １・・・半絶縁性ＧａＡｓ基板、２１．２２−ｎ層、３
１．３２・・・ｐ層、４１．４２・・・ｐ−ｎ接合面、
５１．５２，６１．６２・・電極、ＤＩ、Ｄ２・・ｐ−
ｎ接合ダイオード。
Claims (1)
- 【特許請求の範囲】 １、半絶縁性基板に形成された、複数個の構成要素を有
する半導体集積回路装置において、 上記各構成要素を形成する半導体導電層の一部もしくは
全体を異なる導電層で囲んだ構造を有して成ることを特
徴とする半導体集積回路装置。 ２、半導体が化合物半導体である特許請求の範囲第１項
記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180210A JPS6155954A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59180210A JPS6155954A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6155954A true JPS6155954A (ja) | 1986-03-20 |
Family
ID=16079320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59180210A Pending JPS6155954A (ja) | 1984-08-27 | 1984-08-27 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6155954A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
| JPS63128763A (ja) * | 1986-11-19 | 1988-06-01 | Sanyo Electric Co Ltd | 電界効果トランジスタの保護ダイオ−ド |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143587A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
-
1984
- 1984-08-27 JP JP59180210A patent/JPS6155954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58143587A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6237974A (ja) * | 1985-08-13 | 1987-02-18 | Matsushita Electronics Corp | 半導体装置 |
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