JPS6155818B2 - - Google Patents
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- JPS6155818B2 JPS6155818B2 JP55067769A JP6776980A JPS6155818B2 JP S6155818 B2 JPS6155818 B2 JP S6155818B2 JP 55067769 A JP55067769 A JP 55067769A JP 6776980 A JP6776980 A JP 6776980A JP S6155818 B2 JPS6155818 B2 JP S6155818B2
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- cpu
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- 230000005540 biological transmission Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 5
- 238000006243 chemical reaction Methods 0.000 description 28
- 238000012545 processing Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000000717 retained effect Effects 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 238000011084 recovery Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L9/00—Cryptographic mechanisms or cryptographic arrangements for secret or secure communications; Network security protocols
- H04L9/08—Key distribution or management, e.g. generation, sharing or updating, of cryptographic keys or passwords
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L2209/00—Additional information or applications relating to cryptographic mechanisms or cryptographic arrangements for secret or secure communication H04L9/00
- H04L2209/12—Details relating to cryptographic hardware or logic circuitry
- H04L2209/122—Hardware reduction or efficient architectures
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- Engineering & Computer Science (AREA)
- Computer Security & Cryptography (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Multi Processors (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明は、例えば、あるデータ処理装置（以下
CPUと呼ぶ）がそのデイスクフアイルから取り
込んだデータを他のCPUに転送し、他のCPUが
データをそのデイスクフアイルに格納するような
場合におけるCPU間のデータ伝送方式に関す
る。
CPUと呼ぶ）がそのデイスクフアイルから取り
込んだデータを他のCPUに転送し、他のCPUが
データをそのデイスクフアイルに格納するような
場合におけるCPU間のデータ伝送方式に関す
る。
先ず、従来におけるこの種のデータ伝送方式に
ついて説明する。
ついて説明する。
第１図は、デイスクフアイルからのデータを伝
送元のCPUがその主記憶装置（以下MMと呼ぶ）
に取り込んだ場合におけるMM内のフオーマツト
を示す図である。図において、R1〜R6はそれぞ
れ複数のデータから成るデータブロツクであり、
以下、ここではそれぞれをレコードと呼ぶ。各レ
コードの中には、それぞれそのレコードの性質等
を示すためのキーK1〜K6が挿入されている。こ
れらのキーは、伝送元のCPUがレコードをサー
チする場合等に使用される。このような一連のレ
コード群を他のCPUに伝送する場合、第１図の
フオーマツトのままで伝送される。
送元のCPUがその主記憶装置（以下MMと呼ぶ）
に取り込んだ場合におけるMM内のフオーマツト
を示す図である。図において、R1〜R6はそれぞ
れ複数のデータから成るデータブロツクであり、
以下、ここではそれぞれをレコードと呼ぶ。各レ
コードの中には、それぞれそのレコードの性質等
を示すためのキーK1〜K6が挿入されている。こ
れらのキーは、伝送元のCPUがレコードをサー
チする場合等に使用される。このような一連のレ
コード群を他のCPUに伝送する場合、第１図の
フオーマツトのままで伝送される。
ところで、一般には、キーは数値データが使用
され、第１図の如き一連のレコード群において
は、ある区間についてみてみると、前後のレコー
ドのキー同志は互いに等差数列に従つていること
が多い。また、等差数列に従つていなくても、極
端に数値がかけ離れているようなことは少ないに
もかかわらず、従来の方式では、各レコードを伝
送する毎にそのキーをそのまま伝送している。こ
のため、キーの伝送に要するデータ量が非常に多
くなり、伝送効率が非常に悪い欠点がある。
され、第１図の如き一連のレコード群において
は、ある区間についてみてみると、前後のレコー
ドのキー同志は互いに等差数列に従つていること
が多い。また、等差数列に従つていなくても、極
端に数値がかけ離れているようなことは少ないに
もかかわらず、従来の方式では、各レコードを伝
送する毎にそのキーをそのまま伝送している。こ
のため、キーの伝送に要するデータ量が非常に多
くなり、伝送効率が非常に悪い欠点がある。
そこで本発明は、複数のレコードを送信する場
合、前後のレコードのキーが互いに等差数列に従
つていない時は、それらのキーの差分を含むデー
タ（以下これをキー差分データと呼ぶ）をキーと
して送り、等差数列に従つている時は、等差数列
に従つていることを示すデータ（以下これを数列
表示データと呼ぶ）をキーとして送る。
合、前後のレコードのキーが互いに等差数列に従
つていない時は、それらのキーの差分を含むデー
タ（以下これをキー差分データと呼ぶ）をキーと
して送り、等差数列に従つている時は、等差数列
に従つていることを示すデータ（以下これを数列
表示データと呼ぶ）をキーとして送る。
このような本発明によれば、キー差分データ及
び数列表示データのビツト数は本来のキーのそれ
よりも少なくすることができるから、キーの伝送
に要するデータ量を非常に少なくすることがで
き、伝送効果を向上させることができる。
び数列表示データのビツト数は本来のキーのそれ
よりも少なくすることができるから、キーの伝送
に要するデータ量を非常に少なくすることがで
き、伝送効果を向上させることができる。
以下本発明の一実施例について説明する。
第２図は、本発明の一実施例を実現するための
ブロツク図である。図において、１はデータ転送
を行なう場合の転送元となるCPU、２は処理装
置１がデイスクフアイル３から取り込んだデータ
を格納するためのMM、４は処理装置１から送信
されたデータを受信するCPU、５は処理装置４
が受信したデータを格納するためのMM、６は処
理装置４が受信したデータを格納するためのデイ
スクフアイル、７はMM２からのデータをCPU４
に送信するデータ送信装置、８はCPU１から送
信されたデータを受信し、それをMM５に送るデ
ータ受信装置である。
ブロツク図である。図において、１はデータ転送
を行なう場合の転送元となるCPU、２は処理装
置１がデイスクフアイル３から取り込んだデータ
を格納するためのMM、４は処理装置１から送信
されたデータを受信するCPU、５は処理装置４
が受信したデータを格納するためのMM、６は処
理装置４が受信したデータを格納するためのデイ
スクフアイル、７はMM２からのデータをCPU４
に送信するデータ送信装置、８はCPU１から送
信されたデータを受信し、それをMM５に送るデ
ータ受信装置である。
先ずCPU１におけるデータの送信について説
明する。第２図において、９はMM２から読出さ
れた各レコードのキーを検出し、その変換を行な
つた後、各レコードをCPU４に送信するキー変
換回路、１０はMM２から読出された各レコード
のキーを検出し、その内容によりキー変換回路９
の動作を制御するキー変換制御回路である。キー
変換回路９及びキー変換制御回路１０におけるキ
ーの検出は、キーを各レコードの先頭から固定位
置に設けておけば、その先頭位置を検出すること
により容易に可能である。なお、各レコードの先
頭は、各レコードのレコード長が同一ならば、１
バイト長毎にカウントアツプするカウンタのオー
バフローを検出する方法等を採用すれば容易に検
出できる。また各レコードのレコード長が同一で
ないならば、各レコードの先頭に特別の符号を設
ける等して、容易に検出できる。
明する。第２図において、９はMM２から読出さ
れた各レコードのキーを検出し、その変換を行な
つた後、各レコードをCPU４に送信するキー変
換回路、１０はMM２から読出された各レコード
のキーを検出し、その内容によりキー変換回路９
の動作を制御するキー変換制御回路である。キー
変換回路９及びキー変換制御回路１０におけるキ
ーの検出は、キーを各レコードの先頭から固定位
置に設けておけば、その先頭位置を検出すること
により容易に可能である。なお、各レコードの先
頭は、各レコードのレコード長が同一ならば、１
バイト長毎にカウントアツプするカウンタのオー
バフローを検出する方法等を採用すれば容易に検
出できる。また各レコードのレコード長が同一で
ないならば、各レコードの先頭に特別の符号を設
ける等して、容易に検出できる。
CPU１がデータをCPU４に送信する場合、
CPU１内のデータ送信装置７は次のように動作
する。MM２には第１図の如きフオーマツトでデ
ータが格納されているものとする。最初のレコー
ドR1がMM２より読出されると、そのキーK1がキ
ー変換回路９及びキー変換制御回路１０で検出さ
れる。そこでキー変換制御回路１０は、前のレコ
ードのキー（これは存在しないので、この数値デ
ータは０と見做す）との差分（K1−０）＝K1を算
出してこのK1を保持する。この時、キー変換制
御回路１０から出力は出ず、従つてキー変換回路
９はレコードR1をそのままCPU４側に送信す
る。次に、次のレコードR2が読出されると、そ
のキーK2が前回と同様に検出される。そこでキ
ー変換制御回路１０は、前のレコードのキーK1
との差分（K2−K1）を算出し、この（K2−K1）と
前回算出したK1とを比較するとともに、（K2−
K1）とK2を保持する。キー変換制御回路１０は、
この比較が不一致ならば、（K2−K1）を出力線Ａ
に出力する。そこでキー変換回路９は、キーK2
の代わりに信号線Ａの出力（K2−K1）を含むキー
差分データK′を挿入し、レコードR2をCPU４側
に送信する。次に、次のレコードR3が読出され
ると、そのキーK3が前回と同様に検出される。
そこでキー変換制御回路１０は、前のレコードの
キーK2との差分（K3−K2）を算出し、この（K3
−K2）と前回算出した（K2−K1）とを比較すると
ともに、（K3−K2）とK3を保持する。キー変換制
御回路１０は、この比較が一致すれば、出力線Ｂ
に出力を出す。出力線Ｂに出力が出されると、キ
ー変換回路９は数列表示データK0をキーK3の代
わりに挿入し、レコードR3をCPU４側に送信す
る。次に、次のレコードR4が読出されると、そ
のキーK4が前回と同様に検出される。そこでキ
ー変換制御回路１０は、前のレコードのキーK3
との差分（K4−K3）を算出し、この（K4−K3）と
前回算出した（K3−K2）と比較するとともに、
（K4−K3）とK4を保持する。この比較が一致すれ
ば、前回と同様にして、キー変換回路９は数列表
示データK0をキーK4の代わりに挿入し、レコー
ドR4をCPU４側に送信する。
CPU１内のデータ送信装置７は次のように動作
する。MM２には第１図の如きフオーマツトでデ
ータが格納されているものとする。最初のレコー
ドR1がMM２より読出されると、そのキーK1がキ
ー変換回路９及びキー変換制御回路１０で検出さ
れる。そこでキー変換制御回路１０は、前のレコ
ードのキー（これは存在しないので、この数値デ
ータは０と見做す）との差分（K1−０）＝K1を算
出してこのK1を保持する。この時、キー変換制
御回路１０から出力は出ず、従つてキー変換回路
９はレコードR1をそのままCPU４側に送信す
る。次に、次のレコードR2が読出されると、そ
のキーK2が前回と同様に検出される。そこでキ
ー変換制御回路１０は、前のレコードのキーK1
との差分（K2−K1）を算出し、この（K2−K1）と
前回算出したK1とを比較するとともに、（K2−
K1）とK2を保持する。キー変換制御回路１０は、
この比較が不一致ならば、（K2−K1）を出力線Ａ
に出力する。そこでキー変換回路９は、キーK2
の代わりに信号線Ａの出力（K2−K1）を含むキー
差分データK′を挿入し、レコードR2をCPU４側
に送信する。次に、次のレコードR3が読出され
ると、そのキーK3が前回と同様に検出される。
そこでキー変換制御回路１０は、前のレコードの
キーK2との差分（K3−K2）を算出し、この（K3
−K2）と前回算出した（K2−K1）とを比較すると
ともに、（K3−K2）とK3を保持する。キー変換制
御回路１０は、この比較が一致すれば、出力線Ｂ
に出力を出す。出力線Ｂに出力が出されると、キ
ー変換回路９は数列表示データK0をキーK3の代
わりに挿入し、レコードR3をCPU４側に送信す
る。次に、次のレコードR4が読出されると、そ
のキーK4が前回と同様に検出される。そこでキ
ー変換制御回路１０は、前のレコードのキーK3
との差分（K4−K3）を算出し、この（K4−K3）と
前回算出した（K3−K2）と比較するとともに、
（K4−K3）とK4を保持する。この比較が一致すれ
ば、前回と同様にして、キー変換回路９は数列表
示データK0をキーK4の代わりに挿入し、レコー
ドR4をCPU４側に送信する。
次に、次のレコードR5が読出されると、その
キーK5が前回と同様に検出される。そこでキー
変換制御回路１０は、前のレコードのキーK4と
の差分（K5−K4）を算出し、この（K3−K4）と前
回算出した（K4−K3）を比較するとともに、（K5
−K4）とK5を保持する。キー変換制御回路１０
は、この比較が不一致ならば、出力線Ａに出力を
出す。出力線Ａに出力が出されると、キー変換回
路９は、キーK5の代わりに信号線Ａの出力（K5
−K4）を含むキー差分データK′を挿入し、レコー
ドR5をCPU４側に送信する。次に、次のレコー
ドR6が読出されると、そのキーK6が前回と同様
に検出される。そこでキー変換制御回路１０は、
前のレコードのキーK5との差分（K6−K5）を算出
し、この（K6−K5）と前回算出した（K5−K4）を
比較するとともに、（K6−K5）とK6を保持する。
この比較が一致すれば、前記と同様にして、キー
変換回路９は数列表示データK0をデータK6の代
わりに挿入し、レコードR6をCPU４側に送信す
る。
キーK5が前回と同様に検出される。そこでキー
変換制御回路１０は、前のレコードのキーK4と
の差分（K5−K4）を算出し、この（K3−K4）と前
回算出した（K4−K3）を比較するとともに、（K5
−K4）とK5を保持する。キー変換制御回路１０
は、この比較が不一致ならば、出力線Ａに出力を
出す。出力線Ａに出力が出されると、キー変換回
路９は、キーK5の代わりに信号線Ａの出力（K5
−K4）を含むキー差分データK′を挿入し、レコー
ドR5をCPU４側に送信する。次に、次のレコー
ドR6が読出されると、そのキーK6が前回と同様
に検出される。そこでキー変換制御回路１０は、
前のレコードのキーK5との差分（K6−K5）を算出
し、この（K6−K5）と前回算出した（K5−K4）を
比較するとともに、（K6−K5）とK6を保持する。
この比較が一致すれば、前記と同様にして、キー
変換回路９は数列表示データK0をデータK6の代
わりに挿入し、レコードR6をCPU４側に送信す
る。
以上のように、前後のレコードのキーの差分が
前回のものと等しくない時は、今回のキーの差分
を含むキー差分データをそのレコードのキーとし
て使用し、また、前後のレコード中のキーの差分
が前回のものと等しい時は、数列表示データをそ
のレコードのキーとして使用する。以上のように
してCPU４側に送信されるレコードR1〜R6は、
第４図の如きフオーマツトとなる。
前回のものと等しくない時は、今回のキーの差分
を含むキー差分データをそのレコードのキーとし
て使用し、また、前後のレコード中のキーの差分
が前回のものと等しい時は、数列表示データをそ
のレコードのキーとして使用する。以上のように
してCPU４側に送信されるレコードR1〜R6は、
第４図の如きフオーマツトとなる。
第３図は前記のようにして変換された後のキー
を示す図であり、ａは数列表示データK0、ｂは
キー差分データK′を示す。数列表示データK0は
“１”のビツトより成る。キー差分データK′は
“０”のビツトとキーの差分（Ｋn−Ｋn-1）を示
す固定長のビツト部分とより成る。
を示す図であり、ａは数列表示データK0、ｂは
キー差分データK′を示す。数列表示データK0は
“１”のビツトより成る。キー差分データK′は
“０”のビツトとキーの差分（Ｋn−Ｋn-1）を示
す固定長のビツト部分とより成る。
次にCPU４におけるデータの受信について説
明する。第２図において、１１はCPU１から送
信された各レコードのキーを検出し、その復元を
行なつた後、各レコードをMM５に送るキー復元
回路、１２はCPU１から送信された各レコード
のキーを検出し、その内容によりキー復元回路１
１の動作を制御するキー復元制御回路である。キ
ー復元回路１１及びキー復元制御回路１２におけ
るキーの検出は、キー変換回路９及びキー変換制
御回路１０と同様に行なう。
明する。第２図において、１１はCPU１から送
信された各レコードのキーを検出し、その復元を
行なつた後、各レコードをMM５に送るキー復元
回路、１２はCPU１から送信された各レコード
のキーを検出し、その内容によりキー復元回路１
１の動作を制御するキー復元制御回路である。キ
ー復元回路１１及びキー復元制御回路１２におけ
るキーの検出は、キー変換回路９及びキー変換制
御回路１０と同様に行なう。
CPU４がデータを受信する場合、CPU４内の
データ受信装置８は次のように動作する。データ
受信装置８には第４図のフオーマツトでデータが
CPU１から送信されるものとする。最初のレコ
ードR1が送信されると、そのキーK1がキー復元
回路１１及びキー復元制御回路１２で検出され、
後者はこのキーK1を保持する。この時、キー復
元制御回路１２から出力は出ず、従つてキー復元
回路１１はレコードR1をそのままMM５に送る。
次に、次のレコードR2が送信されると、そのキ
ーK′が前回と同様に検出される。そこでキー復
元制御回路１２は、K′の先頭ビツトが“０”で
あることを検知すると、後続するキーの差分
（K2−K1）を前回保持しておいたK1に加えて（K2
−K1）＋K1＝K2を算出してこのK2を信号線Ａに
出力するとともに、（K2−K1）とK2を保持する。
そこでキー復元回路１１は、キーK′の代わりに
信号線Ａの出力K2を挿入し、レコードR2をMM５
に送る。次に、次のレコードR3が送信される
と、そのキーK0が前回と同様に検出される。そ
こでキー復元制御回路１２は、K0のビツトが
“１”であることを検知すると、前回保持してお
いた（K2−K1）とK2の和（K2−K1）＋K2＝K3を算
出してこのK3を信号線Ｂに出力するとともに、
（K2−K1）とK3を保持する。そこでキー復元回路
１１は、キーK0の代わりに信号線Ｂの出力K3を
挿入し、レコードR3をMM５に送る。次に、次の
レコードR4が送信されると、そのキーK0が前回
と同様に検出される。そこでキー復元回路１１は
前回と同様にして、キーK0の代わりに信号線Ｂ
の出力K4を挿入し、レコードR4をMM５に送る。
データ受信装置８は次のように動作する。データ
受信装置８には第４図のフオーマツトでデータが
CPU１から送信されるものとする。最初のレコ
ードR1が送信されると、そのキーK1がキー復元
回路１１及びキー復元制御回路１２で検出され、
後者はこのキーK1を保持する。この時、キー復
元制御回路１２から出力は出ず、従つてキー復元
回路１１はレコードR1をそのままMM５に送る。
次に、次のレコードR2が送信されると、そのキ
ーK′が前回と同様に検出される。そこでキー復
元制御回路１２は、K′の先頭ビツトが“０”で
あることを検知すると、後続するキーの差分
（K2−K1）を前回保持しておいたK1に加えて（K2
−K1）＋K1＝K2を算出してこのK2を信号線Ａに
出力するとともに、（K2−K1）とK2を保持する。
そこでキー復元回路１１は、キーK′の代わりに
信号線Ａの出力K2を挿入し、レコードR2をMM５
に送る。次に、次のレコードR3が送信される
と、そのキーK0が前回と同様に検出される。そ
こでキー復元制御回路１２は、K0のビツトが
“１”であることを検知すると、前回保持してお
いた（K2−K1）とK2の和（K2−K1）＋K2＝K3を算
出してこのK3を信号線Ｂに出力するとともに、
（K2−K1）とK3を保持する。そこでキー復元回路
１１は、キーK0の代わりに信号線Ｂの出力K3を
挿入し、レコードR3をMM５に送る。次に、次の
レコードR4が送信されると、そのキーK0が前回
と同様に検出される。そこでキー復元回路１１は
前回と同様にして、キーK0の代わりに信号線Ｂ
の出力K4を挿入し、レコードR4をMM５に送る。
次に、次のレコードR5が送信されると、その
キーK′が前回と同様に検出される。そこでキー
復元制御回路１２は、K′の先頭ビツトが“０”
であることを検知すると、後続するキーの差分
（K5−K4）を前回保持しておいたK4に加えて（K5
−K4）＋K4＝K5を算出してこのK5を信号線Ａに
出力するとともに、（K5−K4）とK5を保持する。
そこでキー復元回路１１は、キーK′の代わりに
信号線Ａの出力K5を挿入し、レコードR5をMM５
に送る。次に、次のレコードR6が読出される
と、そのキーK0が前回と同様に検出される。そ
こでキー復元回路１１は、前回と同様にして、キ
ーK0の代わりに信号線Ｂの出力K6を挿入し、レ
コードR6をMM５に送る。
キーK′が前回と同様に検出される。そこでキー
復元制御回路１２は、K′の先頭ビツトが“０”
であることを検知すると、後続するキーの差分
（K5−K4）を前回保持しておいたK4に加えて（K5
−K4）＋K4＝K5を算出してこのK5を信号線Ａに
出力するとともに、（K5−K4）とK5を保持する。
そこでキー復元回路１１は、キーK′の代わりに
信号線Ａの出力K5を挿入し、レコードR5をMM５
に送る。次に、次のレコードR6が読出される
と、そのキーK0が前回と同様に検出される。そ
こでキー復元回路１１は、前回と同様にして、キ
ーK0の代わりに信号線Ｂの出力K6を挿入し、レ
コードR6をMM５に送る。
以上のように、キー差分データK′がキーとし
て送られてきた時は、そのキー差分データK′に
含まれるキーの差分を１つ前のレコードのキーに
加えることにより、元のキーを復元し、また、数
列表示データK0がキーとして送られたきた時
は、先行するレコードに関して得られたキーの差
分を１つ前のレコードのキーに加えることにより
元のキーを復元する。以上のようにしてMM５に
送られるデータは、第１図の如き元のフオーマツ
トになる。
て送られてきた時は、そのキー差分データK′に
含まれるキーの差分を１つ前のレコードのキーに
加えることにより、元のキーを復元し、また、数
列表示データK0がキーとして送られたきた時
は、先行するレコードに関して得られたキーの差
分を１つ前のレコードのキーに加えることにより
元のキーを復元する。以上のようにしてMM５に
送られるデータは、第１図の如き元のフオーマツ
トになる。
以上の如きデータ伝送方式によれば、各レコー
ド毎に挿入するキーは、最初だけ所定のデータ長
を送る必要があるだけで、以後のキーはキーの差
分を示すビツト数に１ビツトを加えたものか、あ
るいは単に１ビツトだけ送ればよくなる。従つ
て、従来の方式に比べて、キーの伝送に要するデ
ータ量が非常に少なくなり、伝送効率が向上する
効果がある。
ド毎に挿入するキーは、最初だけ所定のデータ長
を送る必要があるだけで、以後のキーはキーの差
分を示すビツト数に１ビツトを加えたものか、あ
るいは単に１ビツトだけ送ればよくなる。従つ
て、従来の方式に比べて、キーの伝送に要するデ
ータ量が非常に少なくなり、伝送効率が向上する
効果がある。
以上、本発明の一実施例について説明したが、
本発明はこの実施例に限定されるものではない。
例えばCPU１のデータ送信装置７は、直接に
CPU４側にデータ送信するようになつている
が、データ送信装置７からのデータを一旦MM２
に格納し、それからCPU４側に送信するように
してもよい。またCPU４のデータ受信装置８は
直接にCPU１からデータを受信するようになつ
ているが、CPU１からのデータを一旦MM５に格
納し、このMM５からデータを読出すようにして
もよい。
本発明はこの実施例に限定されるものではない。
例えばCPU１のデータ送信装置７は、直接に
CPU４側にデータ送信するようになつている
が、データ送信装置７からのデータを一旦MM２
に格納し、それからCPU４側に送信するように
してもよい。またCPU４のデータ受信装置８は
直接にCPU１からデータを受信するようになつ
ているが、CPU１からのデータを一旦MM５に格
納し、このMM５からデータを読出すようにして
もよい。
また、データ送信装置７とデータ受信装置８の
間は通信回路で接続されていてもよく、この場
合、データ送信装置７から送信される各レコード
に対し、あるいは一連のレコード群に対し、伝送
制御に必要な制御データが付加されていてもよ
い。
間は通信回路で接続されていてもよく、この場
合、データ送信装置７から送信される各レコード
に対し、あるいは一連のレコード群に対し、伝送
制御に必要な制御データが付加されていてもよ
い。
また、データ送信装置７やデータ受信装置８の
機能はそれぞれCPU１，４のプログラムにより
実現してもよいことは当業者にとつて明らかであ
る。
機能はそれぞれCPU１，４のプログラムにより
実現してもよいことは当業者にとつて明らかであ
る。
以上の如き本発明によれば、キーの伝送に要す
るデータ量が非常に少なくなり、伝送効率が向上
する効果がある。
るデータ量が非常に少なくなり、伝送効率が向上
する効果がある。
第１図は従来のデータ伝送方式を説明するため
の図、第２図は本発明の一実施例を実現するため
のブロツク図、第３図ａ，ｂは本発明に従つて変
換されたキーを示す図、第４図は本発明に従つて
送信されるデータのフオーマツトを示す図であ
る。 図において、１，４……CPU、２，５……
MM、３，６……デイスクフアイル、７……デー
タ送信装置、８……データ受信装置、９……キー
変換回路、１０……キー変換制御回路、１１……
キー復元回路、１２……キー復元制御回路、R1
〜R6……レコード、K1〜K6……キー、K0……数
列表示データ、K′……キー差分データ。
の図、第２図は本発明の一実施例を実現するため
のブロツク図、第３図ａ，ｂは本発明に従つて変
換されたキーを示す図、第４図は本発明に従つて
送信されるデータのフオーマツトを示す図であ
る。 図において、１，４……CPU、２，５……
MM、３，６……デイスクフアイル、７……デー
タ送信装置、８……データ受信装置、９……キー
変換回路、１０……キー変換制御回路、１１……
キー復元回路、１２……キー復元制御回路、R1
〜R6……レコード、K1〜K6……キー、K0……数
列表示データ、K′……キー差分データ。
Claims (1)
- それぞれ数値データを含むデータブロツクの複
数をそれぞれ伝送する方式において、連続するデ
ータブロツクを先頭からそれぞれ第１、第２、第
３のデータブロツクとする場合、第３と第２のデ
ータブロツク内の数値データの差分Ａが第２と第
１のデータブロツク内の数値データの差分Ｂと等
しくない時は、第３のデータブロツクで送りべき
数値のデータの代りに前記差分Ａを含むデータを
送り、前記差分ＡとＢが等しい時は、第３のデー
タブロツクで送るべき数値データの代りに等差数
列に基づいていることを示すデータを送るように
したことを特徴とするデータ伝送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776980A JPS56164652A (en) | 1980-05-23 | 1980-05-23 | Data transmission system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6776980A JPS56164652A (en) | 1980-05-23 | 1980-05-23 | Data transmission system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56164652A JPS56164652A (en) | 1981-12-17 |
| JPS6155818B2 true JPS6155818B2 (ja) | 1986-11-29 |
Family
ID=13354472
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6776980A Granted JPS56164652A (en) | 1980-05-23 | 1980-05-23 | Data transmission system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56164652A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0833510A (ja) * | 1994-07-26 | 1996-02-06 | Osaka Bijiyou Kogyo Kk | 紐止め具 |
-
1980
- 1980-05-23 JP JP6776980A patent/JPS56164652A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0833510A (ja) * | 1994-07-26 | 1996-02-06 | Osaka Bijiyou Kogyo Kk | 紐止め具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56164652A (en) | 1981-12-17 |
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