JPS6152588B2 - - Google Patents
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- JPS6152588B2 JPS6152588B2 JP54028233A JP2823379A JPS6152588B2 JP S6152588 B2 JPS6152588 B2 JP S6152588B2 JP 54028233 A JP54028233 A JP 54028233A JP 2823379 A JP2823379 A JP 2823379A JP S6152588 B2 JPS6152588 B2 JP S6152588B2
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- 239000004065 semiconductor Substances 0.000 claims description 25
- 239000000758 substrate Substances 0.000 description 19
- 230000015556 catabolic process Effects 0.000 description 6
- 230000005684 electric field Effects 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 101150068246 V-MOS gene Proteins 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000005672 electromagnetic field Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- Microelectronics & Electronic Packaging (AREA)
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Description
【発明の詳細な説明】
本発明はパンチスル耐圧の低下を防止した短チ
ヤネル化Ｖ―MOS―FETに関するものである。
ヤネル化Ｖ―MOS―FETに関するものである。
従来、この種のＶ字状の溝を有するいわゆるＶ
―MOS―FETは、第１図に示すように構成され
ている。すなわち、図において１は、例えばN+
型低比抵抗層基板で、このN+型低比抵抗層基板
１の上には前記の基板１とは異なつた導電形のチ
ヤネル形成層２が拡散等で形成され、このチヤネ
ル形成層２の上にはN+型低比抵抗層３が拡散等
で部分的に形成されている。しかして、前記の
N+型低比抵抗層３およびチヤネル形成層２を突
抜け、かつN+型低比抵抗層基板１に達するよう
断面Ｖ字状の溝部が形成されており、この溝部の
面はSiO2層４が覆われ、かつAl等の電極５によ
り、ゲート領域が形成されている。また、N+型
低比抵抗層３にはAl等の電極６により、ソース
領域が形成されている。さらにN+型低比抵抗層
基板１にはAu等の電極７により、ドレイン領域
が形成されている。
―MOS―FETは、第１図に示すように構成され
ている。すなわち、図において１は、例えばN+
型低比抵抗層基板で、このN+型低比抵抗層基板
１の上には前記の基板１とは異なつた導電形のチ
ヤネル形成層２が拡散等で形成され、このチヤネ
ル形成層２の上にはN+型低比抵抗層３が拡散等
で部分的に形成されている。しかして、前記の
N+型低比抵抗層３およびチヤネル形成層２を突
抜け、かつN+型低比抵抗層基板１に達するよう
断面Ｖ字状の溝部が形成されており、この溝部の
面はSiO2層４が覆われ、かつAl等の電極５によ
り、ゲート領域が形成されている。また、N+型
低比抵抗層３にはAl等の電極６により、ソース
領域が形成されている。さらにN+型低比抵抗層
基板１にはAu等の電極７により、ドレイン領域
が形成されている。
このように構成された従来例によればＶ―
MOS―FETのチヤネル幅は、溝部の両面にチヤ
ネルが形成されており、いわゆるチヤネル幅を広
くとるに都合の良い構造になつている。しかし、
このような構造のＶ―MOS―FETを、例えばス
イツチング素子として利用しようとすれば、動作
時のソース、ドレイン間の導通抵抗を低減する必
要がある。この場合、導通抵抗を低くするために
は、いわゆるチヤネル長を短くしたり、チヤネル
幅を長く設定しなければならず、パンチスル耐圧
の低下や、チツプ面積の増大という問題が発生す
る。
MOS―FETのチヤネル幅は、溝部の両面にチヤ
ネルが形成されており、いわゆるチヤネル幅を広
くとるに都合の良い構造になつている。しかし、
このような構造のＶ―MOS―FETを、例えばス
イツチング素子として利用しようとすれば、動作
時のソース、ドレイン間の導通抵抗を低減する必
要がある。この場合、導通抵抗を低くするために
は、いわゆるチヤネル長を短くしたり、チヤネル
幅を長く設定しなければならず、パンチスル耐圧
の低下や、チツプ面積の増大という問題が発生す
る。
本発明は上記の欠点を改善し、パンチスル耐圧
の低下を防止して、チツプ面積の増大を招来する
ことなく、素子導通抵抗の低減を図り得る短チヤ
ネル化Ｖ―MOS―FETを提供することを目的と
するものである。
の低下を防止して、チツプ面積の増大を招来する
ことなく、素子導通抵抗の低減を図り得る短チヤ
ネル化Ｖ―MOS―FETを提供することを目的と
するものである。
以下、図面に沿つて本発明を説明する。
第２図は本発明の短チヤネル化Ｖ―MOS―
FETの一実施例を示すもので、第１図と対応す
る部分には同一符号を用い詳細な説明は省略す
る。
FETの一実施例を示すもので、第１図と対応す
る部分には同一符号を用い詳細な説明は省略す
る。
本発明においては、N+型低比抵抗層基板１お
よびチヤネル形成層２をつき抜けN+型低比抵抗
層基板１にまで達するように形成されている溝部
のN+型低比抵抗層基板１側に位置する突端部領
域にN+型低比抵抗層基板１と同一の導電形で、
かつほぼ同一比抵抗を有する半導体領域８を形成
している点に特徴がある。
よびチヤネル形成層２をつき抜けN+型低比抵抗
層基板１にまで達するように形成されている溝部
のN+型低比抵抗層基板１側に位置する突端部領
域にN+型低比抵抗層基板１と同一の導電形で、
かつほぼ同一比抵抗を有する半導体領域８を形成
している点に特徴がある。
いま、第１図においてN+型低比抵抗層基板１
側に形成された電極７をソースとし、反対側の電
極６をドレインとしてこの電極６，７間に電源電
圧を印加した場合の等電位線の広がりを破線９，
１０で示す。電極５を包有してなるゲート部にお
いてフラツトバンド条件を満たすようにゲート電
圧が印加されているとすれば、溝部においては、
等電位線は溝部の面に対し垂直になつている。し
たがつて、均一濃度のＰチヤネル層内の電気力線
ＡないしはＤは等電位線９，１０に直交するから
溝部のN+型低比抵抗層基板１側突端部において
は、その密度が粗になつて破線で示す如くN+型
低比抵抗層基板１に達することになる。しかも溝
部からはなれた位置では電気力線はN+型低比抵
抗層基板１に対し垂直に走つている。したがつ
て、電界強度は溝部の近傍では弱くなつている。
ビルトインポテンシヤルを無視して、印加電圧を
徐々に増大させると空乏層の拡がりは上記の等電
位線９，１０に相似形になるよう発達する。
側に形成された電極７をソースとし、反対側の電
極６をドレインとしてこの電極６，７間に電源電
圧を印加した場合の等電位線の広がりを破線９，
１０で示す。電極５を包有してなるゲート部にお
いてフラツトバンド条件を満たすようにゲート電
圧が印加されているとすれば、溝部においては、
等電位線は溝部の面に対し垂直になつている。し
たがつて、均一濃度のＰチヤネル層内の電気力線
ＡないしはＤは等電位線９，１０に直交するから
溝部のN+型低比抵抗層基板１側突端部において
は、その密度が粗になつて破線で示す如くN+型
低比抵抗層基板１に達することになる。しかも溝
部からはなれた位置では電気力線はN+型低比抵
抗層基板１に対し垂直に走つている。したがつ
て、電界強度は溝部の近傍では弱くなつている。
ビルトインポテンシヤルを無視して、印加電圧を
徐々に増大させると空乏層の拡がりは上記の等電
位線９，１０に相似形になるよう発達する。
一般に、パンチスル現象はソース、ドレイン間
に電圧を増加した時にソース側の空乏層とドレイ
ン側の空乏層が徐々に近づくにしたがい、内部電
界強度が徐々に高まり、特定の電界強度の値｜Ｅ
punch｜を超えたときにその場所から発生する
と云われている。したがつて、第１図に示した従
来のＶ―MOS―FETにおいては、まず最初N+型
低比抵抗層基板１に対する垂直性が良好な電気力
線ＤがN+型低比抵抗層基板１に落ちる箇所当り
から発生することになる。すなわち、通常のラテ
イラル型MOSの場合と同様にパンチスルは溝部
からはなれた深いところで発生することになる。
したがつて、例えば電気力線Ａよりも図において
溝部側に向つて左側の位置に、N+型低比抵抗層
基板１と同一の導電型の領域を、第２図に示すよ
うに突出させて設け、この半導体領域８の突出高
さＨ及びその幅Ｗを適切な値に設定すればパンチ
スル耐圧を低くすることなしに、ソース及びドレ
イン間のチヤネル長を短く設定できる。
に電圧を増加した時にソース側の空乏層とドレイ
ン側の空乏層が徐々に近づくにしたがい、内部電
界強度が徐々に高まり、特定の電界強度の値｜Ｅ
punch｜を超えたときにその場所から発生する
と云われている。したがつて、第１図に示した従
来のＶ―MOS―FETにおいては、まず最初N+型
低比抵抗層基板１に対する垂直性が良好な電気力
線ＤがN+型低比抵抗層基板１に落ちる箇所当り
から発生することになる。すなわち、通常のラテ
イラル型MOSの場合と同様にパンチスルは溝部
からはなれた深いところで発生することになる。
したがつて、例えば電気力線Ａよりも図において
溝部側に向つて左側の位置に、N+型低比抵抗層
基板１と同一の導電型の領域を、第２図に示すよ
うに突出させて設け、この半導体領域８の突出高
さＨ及びその幅Ｗを適切な値に設定すればパンチ
スル耐圧を低くすることなしに、ソース及びドレ
イン間のチヤネル長を短く設定できる。
第２図の電気力線Ａ，Ｂに沿つて観測できる電
界強度が｜Ｅ punch｜をこえることがなけれ
ば、その電気力線上の箇所ではパンチスル現象は
発生しない。電気力線Ｃ，Ｄは半導体領域８から
はなれている所を走つているので、第１図の場合
と同一の形状を呈しており、ソース、ドレイン間
電圧が第１図の場合と同一であればパンチスルが
発生する。
界強度が｜Ｅ punch｜をこえることがなけれ
ば、その電気力線上の箇所ではパンチスル現象は
発生しない。電気力線Ｃ，Ｄは半導体領域８から
はなれている所を走つているので、第１図の場合
と同一の形状を呈しており、ソース、ドレイン間
電圧が第１図の場合と同一であればパンチスルが
発生する。
なお、この実施例において半導体領域８は、断
面Ｖ字状の溝部形成予定箇所に予めイオン注入技
術を用いて形成され、しかる後、Ｖ字状の溝部が
形成されている。
面Ｖ字状の溝部形成予定箇所に予めイオン注入技
術を用いて形成され、しかる後、Ｖ字状の溝部が
形成されている。
第３図は、N+型低比抵抗層基板１とチヤネル
形成層２との間にN+型低比抵抗層基板１と同一
の電導型ではあるが、N+型低比抵抗層基板１よ
りも比抵抗が若干高い高比抵抗層１ａをバツフア
層として介在せしめたＶ―MOSに関する本発明
の他の実施例である。しかして、この実施例にお
いてはＶ字状の溝の下方突端の内側に、第２図に
示した前述の実施例とは異なり、溝の形状とほぼ
相似形をなすＶ字状の半導体領域８ａが形成され
ている。この半導体領域８ａはＶ字状の溝部形成
後、イオン注入技術を利用して形成される。な
お、勿論この実施例においても半導体領域８ａか
らなる突出部は第２図に示した半導体領域８の如
き形状と同様のものでも良い。また、この突出部
の導電形及び比抵抗は高比抵抗層１ａの導電形及
び比抵抗と同一であることが望ましい。
形成層２との間にN+型低比抵抗層基板１と同一
の電導型ではあるが、N+型低比抵抗層基板１よ
りも比抵抗が若干高い高比抵抗層１ａをバツフア
層として介在せしめたＶ―MOSに関する本発明
の他の実施例である。しかして、この実施例にお
いてはＶ字状の溝の下方突端の内側に、第２図に
示した前述の実施例とは異なり、溝の形状とほぼ
相似形をなすＶ字状の半導体領域８ａが形成され
ている。この半導体領域８ａはＶ字状の溝部形成
後、イオン注入技術を利用して形成される。な
お、勿論この実施例においても半導体領域８ａか
らなる突出部は第２図に示した半導体領域８の如
き形状と同様のものでも良い。また、この突出部
の導電形及び比抵抗は高比抵抗層１ａの導電形及
び比抵抗と同一であることが望ましい。
このような構造のＶ―MOS―FETの場合に
は、通常低比抵抗層基板１側がドレイン、反対側
の低比抵抗層３側がソースとして用いられる。し
たがつて、パンチスル現象が発生する箇所は、低
比抵抗層３側のソース部の近傍になる。すなわ
ち、半導体領域８ａがない場合の低比抵抗層３の
近傍における電磁界の様子が、半導体領域８ａを
設けた場合の低比抵抗層３の近傍の電磁界の様子
とほぼ同一となり、パンチスル耐圧は同一であ
り、半導体領域８ａがチヤネル形成層２内にはり
出た分だけ低比抵抗層基板１と、この基板１と離
間して反対側に形成された低比抵抗層３と間のチ
ヤネル長が短かくなる。したがつて、その分だけ
チヤネル抵抗が低い値の素子を実現できるもので
ある。
は、通常低比抵抗層基板１側がドレイン、反対側
の低比抵抗層３側がソースとして用いられる。し
たがつて、パンチスル現象が発生する箇所は、低
比抵抗層３側のソース部の近傍になる。すなわ
ち、半導体領域８ａがない場合の低比抵抗層３の
近傍における電磁界の様子が、半導体領域８ａを
設けた場合の低比抵抗層３の近傍の電磁界の様子
とほぼ同一となり、パンチスル耐圧は同一であ
り、半導体領域８ａがチヤネル形成層２内にはり
出た分だけ低比抵抗層基板１と、この基板１と離
間して反対側に形成された低比抵抗層３と間のチ
ヤネル長が短かくなる。したがつて、その分だけ
チヤネル抵抗が低い値の素子を実現できるもので
ある。
第４図は、本発明の更に別の実施例を示すもの
で、この実施例においては半導体領域８ｂからな
る突出部は、ほぼ円状の断面形状を有している。
この場合、半導体領域８ｂはＶ字状の溝部形成
後、この溝部下端に拡散技術を用いて形成され
る。
で、この実施例においては半導体領域８ｂからな
る突出部は、ほぼ円状の断面形状を有している。
この場合、半導体領域８ｂはＶ字状の溝部形成
後、この溝部下端に拡散技術を用いて形成され
る。
なお、他の構成および動作原理は第３図の場合
と全く同様である。
と全く同様である。
以上説明したように本発明においては、チヤネ
ル形成用の第１の導電形半導体領域を突き抜けソ
ースまたはドレイン形成用の第２の導電形半導体
領域にまで達するように形成されている断面Ｖ字
状の溝の突端部領域に、前記第２の導電形半導体
領域の面から実質的に同様の導体形領域を前記第
１の導電形半導体領域側に突出せしめて構成して
いるため、パンチスル耐圧を低下させることなし
にチヤネル長を短く設定でき、これによつてチツ
プ面積を増大させることなく動作抵抗の低いＶ―
MOS―FETを得ることができる効果を有する。
ル形成用の第１の導電形半導体領域を突き抜けソ
ースまたはドレイン形成用の第２の導電形半導体
領域にまで達するように形成されている断面Ｖ字
状の溝の突端部領域に、前記第２の導電形半導体
領域の面から実質的に同様の導体形領域を前記第
１の導電形半導体領域側に突出せしめて構成して
いるため、パンチスル耐圧を低下させることなし
にチヤネル長を短く設定でき、これによつてチツ
プ面積を増大させることなく動作抵抗の低いＶ―
MOS―FETを得ることができる効果を有する。
第１図は従来のＶ―MOS―FETの断面説明
図、第２図は本発明の一実施例を示す要部断面説
明図、第３図および第４図はそれぞれ本発明の他
の実施例である。 １……N+型低比抵抗層基板、１ａ……バツフ
ア層、２……チヤネル形成層、３……N+型低比
抵抗層、４……SiO2層、５，６，７……電極、
８，８ａ，８ｂ……半導体領域、９，１０……等
電位線、Ａ〜Ｄ……電気力線。
図、第２図は本発明の一実施例を示す要部断面説
明図、第３図および第４図はそれぞれ本発明の他
の実施例である。 １……N+型低比抵抗層基板、１ａ……バツフ
ア層、２……チヤネル形成層、３……N+型低比
抵抗層、４……SiO2層、５，６，７……電極、
８，８ａ，８ｂ……半導体領域、９，１０……等
電位線、Ａ〜Ｄ……電気力線。
Claims (1)
- １ 少なくともチヤネル形成用の第１の導電形の
半導体領域と、ソースまたはドレイン形成用の第
２の導電形の半導体領域とを備えるＶ―MOS―
FETにおいて、Ｖ字溝領域の先端部のチヤネル
形成用の前記第１の導電形の半導体領域内に、ソ
ースまたはドレイン形成用の前記第２の導電形半
導体領域の面から突出した形に、前記第２の導電
形半導体領域と同様の導電形半導体領域を設けた
ことを特徴とする短チヤネル化Ｖ―MOS―
FET。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2823379A JPS55121679A (en) | 1979-03-13 | 1979-03-13 | Short channel v-mos-fet |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2823379A JPS55121679A (en) | 1979-03-13 | 1979-03-13 | Short channel v-mos-fet |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55121679A JPS55121679A (en) | 1980-09-18 |
| JPS6152588B2 true JPS6152588B2 (ja) | 1986-11-13 |
Family
ID=12242869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2823379A Granted JPS55121679A (en) | 1979-03-13 | 1979-03-13 | Short channel v-mos-fet |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55121679A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60128864A (ja) * | 1983-12-15 | 1985-07-09 | Seiko Epson Corp | 電圧変換回路 |
-
1979
- 1979-03-13 JP JP2823379A patent/JPS55121679A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55121679A (en) | 1980-09-18 |
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