JPS6148785B2 - - Google Patents
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- JPS6148785B2 JPS6148785B2 JP55142710A JP14271080A JPS6148785B2 JP S6148785 B2 JPS6148785 B2 JP S6148785B2 JP 55142710 A JP55142710 A JP 55142710A JP 14271080 A JP14271080 A JP 14271080A JP S6148785 B2 JPS6148785 B2 JP S6148785B2
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- thyristor
- voltage
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42308—Gate electrodes for thyristors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明は、２ゲート半導体装置に関する。
一般に、臨界オン電流上昇率（以下、di／dt耐
量と記す）の高いサイリスタを使用すると、di／
dt抑制用リアクトルを軽減することができサイリ
スタを使用した変換装置を小形軽量にすることが
できる。このためサイリスタのdi／dt耐量を高め
るための種々のゲート構造が開発され実用化され
ている。第１図Ａ乃至同図Ｅは、これらのゲート
構造を有するサイリスタの断面図である。同図Ａ
は、パイロツトゲート１を有するサイリスタ２を
示し、同図Ｂは、パイロツトゲート１と再生ゲー
ト３を有するサイリスタ４を示し、同図ＣはFI
（Field Initiation）ゲート５を有するサイリスタ
６を示し、同図Ｄは、FIゲート５と再生ゲート
３を有するサイリスタ７を示し、同図Ｅは島なし
ゲート８を有するサイリスタ９を示している。こ
のような構造を有するサイリスタ２，４，６，
７，９では、補助サイリスタが点弧した後、初期
点弧は再生ゲート３（補助ゲート）電極に対向し
た主エミツタ領域で始まり、その後カソード１０
の下のエミツタ領域へと点弧面積が拡大してい
く。いずれの構造のサイリスタ２，４，６，７，
９でも補助エミツタ電極１１と主エミツタ領域間
の抵抗値またはゲートに対向した主エミツタ端部
の抵抗値を最適値にしてこの抵抗分部で発生する
横方向の電圧降下による電位でエミツタ接合をバ
イアスして点弧面積の拡大が効率的に進行するよ
うになつている。この場合の抵抗値は、１〜数10
Ωがdi／dt耐量を求める最適値であることが実験
的に知られている。この補助エミツタ電極１１と
主エミツタ領域間またはゲートに対向した主エミ
ツタ端部に流れる電流は、初期点弧時のアノード
１２とカソード１０間の電圧が低い場合には微少
となり主エミツタ領域の点弧に寄与しない。初期
点弧時のアノード１２とカソード１０間の電圧が
ある程度高くなると主エミツタ領域を点弧するこ
とができる。第２図は、低電圧領域でのサイリス
タの順方向の−特性を示している。同図から
フインガー電圧V′FIN，V″FINに相当した電圧が
印加され、電流I0が流れると主エミツタ領域が点
弧して点弧面積が拡大し、電流密度が低減して電
圧降下が低下することが判る。上述のゲート構造
を有するサイリスタ２，４，６，７，９は、増幅
効果を高めた結果このフインガー電圧ＶFINが大
きくなつている。例えば第１図Ｂに示すサイリス
タ４の平面図は第３図に示す通りであり、補助エ
ミツタ電極１１や再生ゲート３などと主エミツタ
領域の対向距離を長くした構造を有している。こ
のように補助ゲート電極１とエミツタの対向距離
を長くすると初期点弧時にエミツタ領域に流れ込
む電流の密度が少なくなり、立上りの速い電流に
対しては電流集中を抑制する効果と点弧面積を速
く拡大する効果を持つが、立上りの遅い電流に対
しては初期点弧時にエミツタ領域に流れ込む電流
密度が少なすぎるため、点弧面積の拡がりが著し
く遅くなる。 大容量変換装置では、サイリスタを並列接続し
て使用する場合が多いが、並列接続したサイリス
タの電流分担を均一にするためには、これらのフ
インガー電圧ＶFINや初期点弧特性を揃えること
が必要である。しかしながら、第１図Ａ乃至同図
Ｅに示す構造によつて増幅効果を高めたサイリス
タ２，４，６，７，９のフインガー電圧ＶFINや
初期点弧特性を揃えることは、、エツチング技術
や拡散技術の精度が悪いため極めて困難である。
例えば、第２図中で示す−特性を有するサ
イリスタＡとで示す−特性を有するサイリ
スタＢとを並列接続したとすると、後者のサイリ
スタＢは、前者のサイリスタＡのオン電流がI1と
なりオン電圧がフインガー電圧V″FINになつて始
めて点弧領域が拡がり、それ以前にはI0以下の電
流しか流れず電流分担のアンバランスが非常に大
きくなる。この電流分担を改良するためには、フ
インガー電圧ＶFINをできるだけ小さくすること
が必要であるが、フインガー電圧ＶFINを小さく
するためには、第１図Ａ乃至同図Ｅに示す構造の
サイリスタ２，４，６，７，９の抵抗成分を小さ
くしてバイアス効果を低減する必要があるため、
di／dt耐量に相反する傾向にある。耐圧が2000V
以下程度のサイリスタの場合は、高電圧からター
ンオンしてもターンオンエネルギーが比較的小さ
いため、フインガー電圧ＶFINを低減してもdi／
dt耐量は実用的な値（数百Ａ／μｓ以上）を得る
ことができるが、耐圧が2500V程度以上のサイリ
スタの場合は、高電圧からターンオンするとター
ンオンエネルギーが非常に大きいため、フインガ
ー電圧ＶFINを低減するとdi／dt耐量が数百Ａ／
μｓ以下に低下してしまう。第４図は、ターンオ
ンした場合のフインガー電圧ＶFINとdi／dt耐量
の関係を示している。 本発明は、かかる点に鑑みてなされたもので
di／dt耐量が高く且つフインガー電圧ＶFINが小
さい２ゲート半導体装置を提供するものである。 以下、本発明の実施例を図面を参照して説明す
る。 第５図は、本発明の一実施例の断面図である。
図中２０は、アノード領域となるＰ型の第１エミ
ツタ層である。第１エミツタ層２０の下面にはア
ノード２０ａが設けられている。第１エミツタ層
２０上には、Ｎ型の第１ベース層２１及びＰ型の
第２ベース層２２が順次積層されている。第２ベ
ース層２２の所定領域には、複数のエミツタ短絡
孔２３ａを有する第２エミツタ層２３が形成され
ている。第２エミツタ層２３上にはカソード２３
ｂが形成されている。第２ベース層２２には第２
エミツタ層２３と所定間隔を設けて補助エミツタ
層２４が形成されている。補助エミツタ層２４上
には補助エミツタ電極２４ａが形成されている。
第２ベース層２２上には、この補助エミツタ電極
２４ａに対向してトリガー用の第１ゲート２５が
設けられている。また、第２ベース層２２上に
は、カソード２３ｂに対向して第２エミツタ層２
３を直接点弧せしめる第２ゲート２６が設けられ
ている。第２ゲート２６と第２エミツタ層２３間
の第２ベース層２２の抵抗値は、0.2〜20Ωに設
定されている。この抵抗値が0.2Ω以下になると
前述の如く構成された２ゲート半導体装置２７
（以下、サイリスタ２７と記す。）を所定のアノー
ド２０ａとカソード２３ｂ間の間の印加電圧で作
動することができず、20Ωを越えると必要以上に
大きな印加電圧をアノード２０ａとカソード２３
ｂ間に印加しないとサイリスタ２７を作動するこ
とができない。 このように構成されたサイリスタ２７によれ
ば、第１ゲート２５と第２ゲート２６を選択的に
駆動せしめる駆動回路をカソード２３ｂとアード
２０ａ間に接続することにより、カソード２３ｂ
とアノード２０ａ間に印加する電圧が定格電圧に
近い場合には第１ゲート２５を駆動させて増幅効
果を有効に働かせて初期導通面積を大きくするこ
とができる。また、カソード２３ｂとアノード２
０ａ間に印加する電圧が100V以下の場合には、
第２ゲート２６を駆動させてフインガー電圧ＶFI
Ｎを小さくすることができる。 つまり、カソード２３ｂとアノード２０ａ間の
印加電圧に応じて第１ゲート２５と第２ゲート２
６を選択的に駆動させて短絡エミツタ効果を低減
し、di／dt耐量を抑制することにより増幅ゲート
効果を有効に利用することができる。その結果、
フインガー電圧ＶFINを小さくしてしかもdi／dt
耐量を高めることができる。 第６図Ａ乃至同図Ｃ乃至第８図は、本発明の他
の実施例を示すものである。第６図Ａは、第２エ
ミツタ層２３と補助エミツタ層２４間及び補助エ
ミツタ層２４と第１ゲート２５間の第２ベース層
２２に所定深さの凹部２８を形成してこの間の抵
抗値の向上を図つたパイロツトゲートからなる第
１ゲート２５を形成し、同様に第２ゲート２６と
第２エミツタ層２３間の第２ベース層２２に凹部
２８を形成した構造のサイリスタ２９である。同
図Ｂは、同サイリスタ２９の平面図であり、同図
Ｃは、同サイリスタ２９を組込んだ半導体装置３
０を示す正面図である。図中３１はアノード電
極、３２はカソード電極、３３は放熱フインであ
る。 第７図は、第２ベース層２２にエミツタ短絡孔
を有しない第２エミツタ層２３′を形成し、カソ
ード２３ｂと補助エミツタ電極２４ａ間の第２エ
ミツタ層２３′及び第２ベース２６とカソード２
３ｂ間の第２エミツタ層２３′と第２ベース層２
２に凹部を形成した構造のサイリスタ３４であ
る。第８図は、第７図に示すサイリスタ３４に島
なしゲート構造を適用したサイリスタ３５の構造
を示すものである。 尚、実施例では、カソード２３ｂを挾むように
して両側に第１ゲート２５と第２ゲート２６設け
た構造のサイリスタ２７，２９，３４，３５につ
いて説明したが、この他にも第９図Ａ乃至同図Ｃ
に示す如く、第２ゲート２６を第１ゲート２５と
カソード２３ｂ間の補助エミツタ電極上に形成し
た構造としても良いことは勿論であり、同図Ａは
この第１ゲート２５と第２ゲート２６を近接せし
めた構造をパイロツトゲート構造に適用したサイ
リスタ３６を示し、同図ＢはFIゲート構造に適
用したサイリスタ３７を示し、同図Ｃはエミツタ
短絡孔２３ａを有しない第２エミツタ層３８を設
けた構造に適用したサイリスタ３９を示すもので
ある。また、第１０図は、これらのサイリスタ３
６，３７，３９のdi／dt−Ｖ(FIN)の関係を示す
特性図であり、図中曲線は、第９図Ａに示すサ
イリスタ３６のdi／dt−Ｖ(FIN)特性を示し、曲
線は、第９図Ｂに示すサイリスタ３７のdi／dt
−Ｖ(FIN)特性を示し、曲線は第９図Ｃに示す
サイリスタ３９のdi／dt−Ｖ(FIN)特性を示すも
のである。 以上説明した如く、本発明に係る２ゲート半導
体装置によれば、複数個のゲート電極引出端子を
設けて夫々が独立した機能を発揮できるようにし
たので、半導体装置に印加される電圧が定格電圧
に近い場合、100V程度以下の場合、及びその他
の値の場合の全ての場合に適合したゲート構造を
実現することができdi／dt耐量が高く且つフイン
ガー電圧の小さいサイリスタを得ることができる
ものである。
量と記す）の高いサイリスタを使用すると、di／
dt抑制用リアクトルを軽減することができサイリ
スタを使用した変換装置を小形軽量にすることが
できる。このためサイリスタのdi／dt耐量を高め
るための種々のゲート構造が開発され実用化され
ている。第１図Ａ乃至同図Ｅは、これらのゲート
構造を有するサイリスタの断面図である。同図Ａ
は、パイロツトゲート１を有するサイリスタ２を
示し、同図Ｂは、パイロツトゲート１と再生ゲー
ト３を有するサイリスタ４を示し、同図ＣはFI
（Field Initiation）ゲート５を有するサイリスタ
６を示し、同図Ｄは、FIゲート５と再生ゲート
３を有するサイリスタ７を示し、同図Ｅは島なし
ゲート８を有するサイリスタ９を示している。こ
のような構造を有するサイリスタ２，４，６，
７，９では、補助サイリスタが点弧した後、初期
点弧は再生ゲート３（補助ゲート）電極に対向し
た主エミツタ領域で始まり、その後カソード１０
の下のエミツタ領域へと点弧面積が拡大してい
く。いずれの構造のサイリスタ２，４，６，７，
９でも補助エミツタ電極１１と主エミツタ領域間
の抵抗値またはゲートに対向した主エミツタ端部
の抵抗値を最適値にしてこの抵抗分部で発生する
横方向の電圧降下による電位でエミツタ接合をバ
イアスして点弧面積の拡大が効率的に進行するよ
うになつている。この場合の抵抗値は、１〜数10
Ωがdi／dt耐量を求める最適値であることが実験
的に知られている。この補助エミツタ電極１１と
主エミツタ領域間またはゲートに対向した主エミ
ツタ端部に流れる電流は、初期点弧時のアノード
１２とカソード１０間の電圧が低い場合には微少
となり主エミツタ領域の点弧に寄与しない。初期
点弧時のアノード１２とカソード１０間の電圧が
ある程度高くなると主エミツタ領域を点弧するこ
とができる。第２図は、低電圧領域でのサイリス
タの順方向の−特性を示している。同図から
フインガー電圧V′FIN，V″FINに相当した電圧が
印加され、電流I0が流れると主エミツタ領域が点
弧して点弧面積が拡大し、電流密度が低減して電
圧降下が低下することが判る。上述のゲート構造
を有するサイリスタ２，４，６，７，９は、増幅
効果を高めた結果このフインガー電圧ＶFINが大
きくなつている。例えば第１図Ｂに示すサイリス
タ４の平面図は第３図に示す通りであり、補助エ
ミツタ電極１１や再生ゲート３などと主エミツタ
領域の対向距離を長くした構造を有している。こ
のように補助ゲート電極１とエミツタの対向距離
を長くすると初期点弧時にエミツタ領域に流れ込
む電流の密度が少なくなり、立上りの速い電流に
対しては電流集中を抑制する効果と点弧面積を速
く拡大する効果を持つが、立上りの遅い電流に対
しては初期点弧時にエミツタ領域に流れ込む電流
密度が少なすぎるため、点弧面積の拡がりが著し
く遅くなる。 大容量変換装置では、サイリスタを並列接続し
て使用する場合が多いが、並列接続したサイリス
タの電流分担を均一にするためには、これらのフ
インガー電圧ＶFINや初期点弧特性を揃えること
が必要である。しかしながら、第１図Ａ乃至同図
Ｅに示す構造によつて増幅効果を高めたサイリス
タ２，４，６，７，９のフインガー電圧ＶFINや
初期点弧特性を揃えることは、、エツチング技術
や拡散技術の精度が悪いため極めて困難である。
例えば、第２図中で示す−特性を有するサ
イリスタＡとで示す−特性を有するサイリ
スタＢとを並列接続したとすると、後者のサイリ
スタＢは、前者のサイリスタＡのオン電流がI1と
なりオン電圧がフインガー電圧V″FINになつて始
めて点弧領域が拡がり、それ以前にはI0以下の電
流しか流れず電流分担のアンバランスが非常に大
きくなる。この電流分担を改良するためには、フ
インガー電圧ＶFINをできるだけ小さくすること
が必要であるが、フインガー電圧ＶFINを小さく
するためには、第１図Ａ乃至同図Ｅに示す構造の
サイリスタ２，４，６，７，９の抵抗成分を小さ
くしてバイアス効果を低減する必要があるため、
di／dt耐量に相反する傾向にある。耐圧が2000V
以下程度のサイリスタの場合は、高電圧からター
ンオンしてもターンオンエネルギーが比較的小さ
いため、フインガー電圧ＶFINを低減してもdi／
dt耐量は実用的な値（数百Ａ／μｓ以上）を得る
ことができるが、耐圧が2500V程度以上のサイリ
スタの場合は、高電圧からターンオンするとター
ンオンエネルギーが非常に大きいため、フインガ
ー電圧ＶFINを低減するとdi／dt耐量が数百Ａ／
μｓ以下に低下してしまう。第４図は、ターンオ
ンした場合のフインガー電圧ＶFINとdi／dt耐量
の関係を示している。 本発明は、かかる点に鑑みてなされたもので
di／dt耐量が高く且つフインガー電圧ＶFINが小
さい２ゲート半導体装置を提供するものである。 以下、本発明の実施例を図面を参照して説明す
る。 第５図は、本発明の一実施例の断面図である。
図中２０は、アノード領域となるＰ型の第１エミ
ツタ層である。第１エミツタ層２０の下面にはア
ノード２０ａが設けられている。第１エミツタ層
２０上には、Ｎ型の第１ベース層２１及びＰ型の
第２ベース層２２が順次積層されている。第２ベ
ース層２２の所定領域には、複数のエミツタ短絡
孔２３ａを有する第２エミツタ層２３が形成され
ている。第２エミツタ層２３上にはカソード２３
ｂが形成されている。第２ベース層２２には第２
エミツタ層２３と所定間隔を設けて補助エミツタ
層２４が形成されている。補助エミツタ層２４上
には補助エミツタ電極２４ａが形成されている。
第２ベース層２２上には、この補助エミツタ電極
２４ａに対向してトリガー用の第１ゲート２５が
設けられている。また、第２ベース層２２上に
は、カソード２３ｂに対向して第２エミツタ層２
３を直接点弧せしめる第２ゲート２６が設けられ
ている。第２ゲート２６と第２エミツタ層２３間
の第２ベース層２２の抵抗値は、0.2〜20Ωに設
定されている。この抵抗値が0.2Ω以下になると
前述の如く構成された２ゲート半導体装置２７
（以下、サイリスタ２７と記す。）を所定のアノー
ド２０ａとカソード２３ｂ間の間の印加電圧で作
動することができず、20Ωを越えると必要以上に
大きな印加電圧をアノード２０ａとカソード２３
ｂ間に印加しないとサイリスタ２７を作動するこ
とができない。 このように構成されたサイリスタ２７によれ
ば、第１ゲート２５と第２ゲート２６を選択的に
駆動せしめる駆動回路をカソード２３ｂとアード
２０ａ間に接続することにより、カソード２３ｂ
とアノード２０ａ間に印加する電圧が定格電圧に
近い場合には第１ゲート２５を駆動させて増幅効
果を有効に働かせて初期導通面積を大きくするこ
とができる。また、カソード２３ｂとアノード２
０ａ間に印加する電圧が100V以下の場合には、
第２ゲート２６を駆動させてフインガー電圧ＶFI
Ｎを小さくすることができる。 つまり、カソード２３ｂとアノード２０ａ間の
印加電圧に応じて第１ゲート２５と第２ゲート２
６を選択的に駆動させて短絡エミツタ効果を低減
し、di／dt耐量を抑制することにより増幅ゲート
効果を有効に利用することができる。その結果、
フインガー電圧ＶFINを小さくしてしかもdi／dt
耐量を高めることができる。 第６図Ａ乃至同図Ｃ乃至第８図は、本発明の他
の実施例を示すものである。第６図Ａは、第２エ
ミツタ層２３と補助エミツタ層２４間及び補助エ
ミツタ層２４と第１ゲート２５間の第２ベース層
２２に所定深さの凹部２８を形成してこの間の抵
抗値の向上を図つたパイロツトゲートからなる第
１ゲート２５を形成し、同様に第２ゲート２６と
第２エミツタ層２３間の第２ベース層２２に凹部
２８を形成した構造のサイリスタ２９である。同
図Ｂは、同サイリスタ２９の平面図であり、同図
Ｃは、同サイリスタ２９を組込んだ半導体装置３
０を示す正面図である。図中３１はアノード電
極、３２はカソード電極、３３は放熱フインであ
る。 第７図は、第２ベース層２２にエミツタ短絡孔
を有しない第２エミツタ層２３′を形成し、カソ
ード２３ｂと補助エミツタ電極２４ａ間の第２エ
ミツタ層２３′及び第２ベース２６とカソード２
３ｂ間の第２エミツタ層２３′と第２ベース層２
２に凹部を形成した構造のサイリスタ３４であ
る。第８図は、第７図に示すサイリスタ３４に島
なしゲート構造を適用したサイリスタ３５の構造
を示すものである。 尚、実施例では、カソード２３ｂを挾むように
して両側に第１ゲート２５と第２ゲート２６設け
た構造のサイリスタ２７，２９，３４，３５につ
いて説明したが、この他にも第９図Ａ乃至同図Ｃ
に示す如く、第２ゲート２６を第１ゲート２５と
カソード２３ｂ間の補助エミツタ電極上に形成し
た構造としても良いことは勿論であり、同図Ａは
この第１ゲート２５と第２ゲート２６を近接せし
めた構造をパイロツトゲート構造に適用したサイ
リスタ３６を示し、同図ＢはFIゲート構造に適
用したサイリスタ３７を示し、同図Ｃはエミツタ
短絡孔２３ａを有しない第２エミツタ層３８を設
けた構造に適用したサイリスタ３９を示すもので
ある。また、第１０図は、これらのサイリスタ３
６，３７，３９のdi／dt−Ｖ(FIN)の関係を示す
特性図であり、図中曲線は、第９図Ａに示すサ
イリスタ３６のdi／dt−Ｖ(FIN)特性を示し、曲
線は、第９図Ｂに示すサイリスタ３７のdi／dt
−Ｖ(FIN)特性を示し、曲線は第９図Ｃに示す
サイリスタ３９のdi／dt−Ｖ(FIN)特性を示すも
のである。 以上説明した如く、本発明に係る２ゲート半導
体装置によれば、複数個のゲート電極引出端子を
設けて夫々が独立した機能を発揮できるようにし
たので、半導体装置に印加される電圧が定格電圧
に近い場合、100V程度以下の場合、及びその他
の値の場合の全ての場合に適合したゲート構造を
実現することができdi／dt耐量が高く且つフイン
ガー電圧の小さいサイリスタを得ることができる
ものである。
第１図Ａ乃至同図Ｅは、従来のサイリスタのゲ
ート構造を示す断面図、第２図はサイリスタの
−特性を示す特性図、第３図は、第１図に示す
サイリスタの平面図、第４図は、従来のサイリス
タのdi／dt−Ｖ(FIN)特性を示す特性図、第５図
は、本発明の一実施例の断面図、第６図Ａ乃至同
図Ｃ、及び第８図は、カソードを挾むようにして
第１ゲートと第２ゲートを設けた構造を有する本
発明の他の実施例の断面図、第７図は、第２エミ
ツタ層と第２ベース層に凹部を形成した構造を有
する本発明の他の実施例の断面図、第９図Ａ乃至
同図Ｃは、カソードの片側に第１ゲートと第２ゲ
ートを近接して設けた本発明の他の実施例の断面
図、第１０図は、第９図Ａ乃至同図Ｃに示すサイ
リスタのdi／dt−Ｖ(FIN)特性を示す特性図であ
る。
ート構造を示す断面図、第２図はサイリスタの
−特性を示す特性図、第３図は、第１図に示す
サイリスタの平面図、第４図は、従来のサイリス
タのdi／dt−Ｖ(FIN)特性を示す特性図、第５図
は、本発明の一実施例の断面図、第６図Ａ乃至同
図Ｃ、及び第８図は、カソードを挾むようにして
第１ゲートと第２ゲートを設けた構造を有する本
発明の他の実施例の断面図、第７図は、第２エミ
ツタ層と第２ベース層に凹部を形成した構造を有
する本発明の他の実施例の断面図、第９図Ａ乃至
同図Ｃは、カソードの片側に第１ゲートと第２ゲ
ートを近接して設けた本発明の他の実施例の断面
図、第１０図は、第９図Ａ乃至同図Ｃに示すサイ
リスタのdi／dt−Ｖ(FIN)特性を示す特性図であ
る。
Claims (1)
- １ アノード領域となる第１エミツタ層と、該第
１エミツタ層上に形成された反対導電型の第１ベ
ース層と、該第１ベース層上に形成された反対導
電型の第２ベース層と、該第２ベース層の所定領
域に形成された第２エミツタ層と、該第２エミツ
タ層に対向して前記第２ベース層に設けられた第
１ゲートと、アノード・カソード間に印加された
電圧が該アノード・カソード間の定格電圧よりも
低いときに用いられる第２ゲートとを具備し、こ
れら第１、第２のゲートを駆動する駆動回路によ
り、該第１、第２のゲートが選択的に動作される
ことを特徴とする２ゲート半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14271080A JPS5766668A (en) | 1980-10-13 | 1980-10-13 | 2-gate semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14271080A JPS5766668A (en) | 1980-10-13 | 1980-10-13 | 2-gate semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766668A JPS5766668A (en) | 1982-04-22 |
| JPS6148785B2 true JPS6148785B2 (ja) | 1986-10-25 |
Family
ID=15321763
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14271080A Granted JPS5766668A (en) | 1980-10-13 | 1980-10-13 | 2-gate semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5766668A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133989U (ja) * | 1988-03-08 | 1989-09-12 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4728449U (ja) * | 1971-03-22 | 1972-12-01 |
-
1980
- 1980-10-13 JP JP14271080A patent/JPS5766668A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4728449U (ja) * | 1971-03-22 | 1972-12-01 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133989U (ja) * | 1988-03-08 | 1989-09-12 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5766668A (en) | 1982-04-22 |
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