JPS6148040A - プロセツサのレジスタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明はプロセッサのレジスタに係り、参照レジスタと
ワークレジスタの効率的な使用に関する。

〔発明の背景〕

プロセッサは外部からの情報を参照レジスタで読取り、
ワークレジスタを使用してこの情報を処理し、結果を出
力レジスタにセットすることにより、外部回路を制御し
ている。

参照レジスタ、出力レジスタ及びワークレジスタとで１
個のレジスタ群とし、それぞれに番地が割当てられてい
る。この為、参照レジスタと出力レジスタの数が多いと
、それだけワークレジスタの数が減ることになる。

それぞれのレジスタ数は装置の仕様によってほぼ決って
しまう。その為レジスタ数が不足することがある。

なお、開側する公知例としては、インテルジャパン株式
会社（１９７９年５月２１日発行）による１マイクロコ
ンピユータ　ユーザーズ、マニュアル　ＭＯＳ−１−８
５″と題する書籍に論じられている。

〔発明の目的〕

本発明の目的は、レジスタ数を増すことなく、装置の仕
様を満たすプロセッサを提供することにある。

〔発明の概要〕

本発明は、参照レジスタと出力レジスタとワークレジス
タとレジスタ番地をデコードするデコーダ回路から成る
プロセッサのレジスタ回路において、マイクロプログラ
ムでセット可能なラッチとこのラッチの出力とデコーダ
回路の出力を比較する回路を設けたことによりマイクロ
プログラムで参照レジスタを指定可能にしたことを特徴
とするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図により説明する。第１
図は、レジスタ處が１２８ワード、参照レジスタ数が６
４ワード、その頻繁に使用する参照レジスタ数が１６ワ
一ド時の例であり、参照レジスタとワークレジスタの区
別を８ワ一ド単位に指定する６ピツトの参照レジスタ指
定ラッチ１と、レジスタ番地をデコードするデコーダ２
と、ラッチ１とデコーダ２の出力を比較し指定番地が参
照レジスタかいなかを判定するコンベア回路３と、セレ
クタ回路で構成された参照レジスタ５　（５−１−Ｊ３
−７　）と、ＲＡＭで構成されたワークレジスタ４と、
参照レジスタの選択ゲート６と、アドレスデコーダとプ
リツブフ四ツブで構成された出力レジスタで構成されて
ｌ／Ａる。

ラッチ１は、マイクロプログラムでセット可能なラッチ
であり、本ラッチセットの為にマイクロ命令（オペレー
ション）を用意する。又、ラッチ１を出力レジスタの１
つとして割当ててもよい。ラッチ１は６ビツトで構成さ
れ、ビット２がレジスタ番地１”　００１００００Ｊ〜
「００１０１１１」に、ビット３がレジスタ番地「００
１１０００　Ｊ〜「００１１１１１　Ｊに、同様に最後
のビット７はレジスタ番地１’−０１１１０００Ｊ〜ｌ
’−０１１１１１１Ｊとそれぞれ１ビツトが８個のレジ
スタに対応する０ビ−ットが月１の時、対応するレジス
タは参照レジスタになる。ビット０と１は存在しない。

デコーダ２のイネプル入力にはレジスタ番地の最上位ピ
ッ）　Ａ　２’が、デコード人力にはレジスタ番地Ａ　
２５〜２ｓが入力されている。したがってデコーダ２の
出力は、ビット０がレジスタ番地ｒ　０００００００　
Ｊ〜「００００１１１」に、ビット１がレジスタ番地［
０００１０００Ｊ〜「０００１１１１　Ｊに、同様に最
後のビット７はレジスタ番地「０１１１０００」〜ｌ’
−０１１１１１１Ｊに対応し、レジスタ番地「ｏｏｏｏ
ｏｏｏ　Ｊ〜「０１１１１１１　Ｊが指定された時、応
対するビットのみが１１１になる。

コンベア回路３は、アンド−オア回路で構成され、ラッ
チ１とデコーダ２の対応するピットカ共ニ１１１）時、
参照レジスタ信号αを１１′にし、参照レジスタを指示
したことを示す。デコーダ。

２のピッｌ−０又は１が１１′の時はランチ１に熱闘。

係に信号αを１１′にする。これは、デコーダ２のビッ
ト０．１に対応するレジスタが頻繁に使用する参照レジ
スタである為、ワークレジスタと切替える必要がない為
である。

ワークレジスタ４のイネプル入力には信号αが入力され
信号αが１１′の時ワークレジスタ４【まディセブル状
態になる。

参照レジスタ５は、８ワードの外部情報を選択するセレ
クタ回路で、レジスタ５−０がレジ°　　スタ番地［０
００００００Ｊ〜「００００１１１」に、レジスタ５−
１がレジスタ番地［０００１０００Ｊ〜［０ｏｏ１ＮＩ
　Ｊに、同様にレジスタ５−７がレジスタ番地「０１１
１０００　Ｊ〜ｌ’−０１１１１１１ｊに対応する。

又、８個の参照レジスタの内、頻繁に使用するものがレ
ジスタ５−０．５−１であり、使用傾度の少ないものが
、レジスタ５−２〜コー７であろう ゲート６は８ケのナントゲートであり、出力は参照レジ
スタ５−０〜５−７のそれ卆れのイネプル入力に接続さ
れており、信号αが１１′の時、指定されたレジスタ番
地に対応する参照レジスタ５をイネプルにする。

出力レジスタ７は、参照レジスタと重複しないレジスタ
番地が割当てられる。出力レジスタに、セットした情報
は、ワークレジスタ４の対応するレジスタ番地に同時に
セットされ、マイクロプログラムで出力レジスタにセッ
トした情報を参照できるようになっている。

以下、本回路の使用例を述べる。通常、ラッチ１にはＡ
　Ｌ　Ｌ’０’がセットされており、レジス夕番地「０
００００００　Ｊ〜「００・１１１１１　Ｊが参照レジ
スタで他の番地はワークレジスタ又は出力レジスタにな
っている。参照レジスタ５−２から外部情報を参照する
場合、ラッチ１のビット２を′１′にする。その後、参
照レジスタ５−２に対応するレジスタ番地を指定すると
、デコーダ２のピット２が１１′になり信号αが１．１
ニなる。信号αが１１１である為、ワークレジスタ４は
ディセプル状頭になり読出し書込みが不能となり以前に
書込んだ情報は保存される。

参照レジスタ５−２はイネプル状態になり、外部情報の
参照ができる。外部情報参照後及びラッチ１をＡ　Ｌ　
Ｌ’０’に戻せば、レジスタ番地「００１００００　ｊ
〜「００１０１１１　Ｊはワークレジスタとして読み書
きができる。

本実施例によれば、レジスタ番地「００１００００Ｊ〜
「０１１１１１１　Ｊをマイクロプログラムの指定によ
り、ワークレジスタ及び参照レジスタのどちらとしても
使用可能であり、擬似的にレジスタ数が４８ワード増え
たことになる。

〔発明の効果〕

本発明によれば、マイクロプログラムの指定により、参
照レジスタ又はワークレジスタのどちらとしてでも使用
可能なので、レジスタ数を擬似的に増加させる効果があ
る。

【図面の簡単な説明】

第１図は、レジスタ回りのブロック図である。 １・・・参照レジスタ指定ラッチ１ ２・・・レジスタ番地デコーダ、 ３・・・コンベア回路、 ４・・・ワークレジスタ、 ５・・・参照レジスタ、 ６・・・参照レジスタ選択ケート、 ７・・・出力レジスタ。

Claims (1)

【特許請求の範囲】
1. １、参照レジスタと出力レジスタとワークレジスタとレ
   ジスタ番地をデコードするデコーダ回路から成るプロセ
   ッサのレジスタ回路において、マイクロプログラムでセ
   ット可能なラッチとこのラッチの出力とデコーダ回路の
   出力を比較する回路を設けたことによりマイクロプログ
   ラムで参照レジスタを指定可能にしたことを特徴とする
   プロセッサのレジスタ回路。