JPS6144465A

JPS6144465A - 埋込みチヤンネル半導体装置のゲ−ト構造とその製法

Info

Publication number: JPS6144465A
Application number: JP60124072A
Authority: JP
Inventors: ジヤロスラブ　ヘイネセツク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1984-06-08
Filing date: 1985-06-07
Publication date: 1986-03-04
Anticipated expiration: 2012-04-16
Also published as: EP0167756A1; JP2601446B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野この発明は半導体電荷転送装置、更に具体的に云えば、
仮想電極（バーチセルフエイズ）埋込みチャンネルｆｆ
電荷結合装置に関する。

従来の技術及び問題点電荷結合装置（ＣＯＤ）を含む電荷転送Ｈ匠は周知のモ
ノリシック半尋体［ｉであり、シフトレジスタ、作像装
置、赤外線検出器、メモリ等の様な種々の用途に用いら
れている。例えば１９７８年に出版されたウルツ及びラ
イシス編集の［ザ・インフラレッド・ハンドブック］は
第１２章全部をＣＯＤの説明にされており、赤外線信号
処理にそれを使うことを強調している。従来の３相ＣＣ
Ｄは隣接したセル（各々のセルが実質的にはＭＩＳキャ
パシタである）から成るアレーであって、３番目毎のセ
ルのゲートを一緒に結合して、ゲート電圧を３相で変え
る（クロック動作をする）と、電荷パケットがセルから
隣のセルに転送する様に動作する。従来のこのＣＯＤは
、基本的には、ｐ膜基板を酸化物で覆い、酸化物の上に
金属ゲートのパターンを形成することによって形成され
る。。

こういう装置では、電子が実質的に酸化物との界面に沿
って、基板内を転送されるが、これは界面に於けるトラ
ップの為、転送効率がよくないことに通ずる。更に、こ
ういう装置は、ゲート酸化物の絶縁降伏、ゲート接続が
複雑であること、ブルーミング（１つのセルの容色より
大きな電荷パケットが隣のセルに溢れること）等の問題
がある。

界面のトラップによって転送効率が低くなるという問題
は、電荷パケットが、界面より下方の基板内にあるチャ
ンネルに制限されて、このチャンネル内を流れる様にし
た埋込みチャンネルＣＯＤ構造（ＢＣＯＤ）を使うこと
によって解決することが出来る。即ち、電荷パケットが
界面のトラップから引離されていて、電荷転送効率の低
下の問題が現われない。然し、この構成は界面に於ける
暗電流の発生が増加する。ｐ膜基板の上にｎ形層を形成
し、次にそれを酸化物口で覆うと共に、酸化物の上にパ
ターンを定めた金属ゲートを設けることにより、ＢＣＣ
Ｄを作ることが出来る。ｎ形層は薄くて、ゲートに与え
られるクロック動作と、チャンネルの端に取付けたｎ十
形接合に印加されたバイアスにより、完全に空乏状態に
なる。この装置の仏心及び価電子エネルギ帯線図は、こ
れらの帯が曲がっていてｎ形層内に最小値を持つことを
示している。この仏心帯の最小値を示す位置は、電荷パ
ケットが蓄積する場所であり、セルの間の相対的なエネ
ルギ帯の最小値を変えるゲート・バイアス電圧を変化さ
せることにより、電荷パケットがセルからセルへ転送さ
れる。例えば、スゼの著書［フィジックス・オブ・セミ
コンダクタ・デバイセズＪ　（１９８０年、第２版）第
４２３頁乃至第４２７頁参照。

標準型の金属ゲート／酸化物の代わりにｐ形ゲート領域
を形成して、ｎ形チャンネル層との間にｐ−ｎ接合を形
成したＢＣＣＤも公知である。例えば２９１ＥＥＥトラ
ンスアクシヨンズ　オン・エレクトロニック・デバイセ
ズ１９３０（１９８２年）所載のＥ、ウオルシャイマ及
びＮ、クリフストラーの論文［接合形電荷結合装置の実
験結果」を参照されたい。この様な接合形ＢＣＣＤでは
、ｐ−１ｎの逆バイアス電圧を変えることにより、埋込
みチャンネル内のエネルギ帯の制御が行なわれる。

然し、この様な接合形ＢＣＣＤは隣接するｐ形ゲート領
域の間の漏れ電流が大きいという問題があると共に、セ
ルの間で埋込みチャンネルのボテンシャル・エネルギ・
レベルを滑らかな変化させるようにするのが困難である
。

この様な３相ＢＣＣＤの？！２雑なゲート構造に伴う問
題が、ハイネチェックの米国特許第４．２２９，７５２号に記載された仮想電極ＣＯＤを
用いることによって解決される。仮想電１ｉ　ＣＣＤは
一組のゲート及び１個のクロック・バイアスだけを必要
とし、ゲートのクロック作用が、各セルの一部分にある
エネルギ帯だけに影響を与え、実際にそのエネルギ帯を
各セルの残りの部分にある固定エネルギ帯の下から上に
駆動する様に、各セルの相異なる領域を選択的にドープ
すると云う原理に基づいて動作する。セルのこの残りの
部分をゲート電圧のクロック・バイアスの影響から遮蔽
するドープされた領域を普通「仮想ゲート」と呼ぶ。

然し、従来の全ての装置は依然として酸化物の絶縁降伏
、ブルーミング、漏れ電流並びにセル間のポテンシャル
・エネルギ分布の変化が滑らかでないという問題がある
。

問題点を解決する為の手段及び作用この発明の好ましい実施例では、ｐ形基板をｎ形層（こ
れが埋込みチャンネルを含む）で覆い、このｎ形層が、
その中にｎ形ゲート領域を形成したｐ形層（チャンネル
障壁）によって覆われる様にしてセルを作ったＢＣＯＤ
装置を提供する。ｐ形チャンネル障壁の付加的な打込み
により、仮想障壁及び井戸を形成することによって、セ
ルが完成する。ｎ形ゲートがクロック井戸及びクロック
障壁領域（これらの領域はｐ形層の付加的な打込み部に
よって互いに区別されている）を規定し、仮想井戸及び
仮想障壁領域（これらの領域もｐ形層の付加的な打込み
部によって互いに区別されている）がセルの残りの部分
を構成する。この第１の好ましい実施例のＢＣＯＤセル
は、ＭＯＳゲートを持つ標準型の仮想電極埋込みチャン
ネルＣＯＤと同じ様に動作する。実質的に、ＭＯＳゲー
トが逆バイアスされたｎ−ｐ接合に置き換えられている
。

第２の好ましい実施例のＢＣＣＤセルは、ｐ形基板の上
にｎ形埋込みチャンネル上を持ち、埋込みチャンネルの
上にあるｐ形仮想ゲート領域が、座込みチャンネル上の
ｎ形りロック・ゲート小領域によって、ｐ形チャンネル
障壁領域から分離されている。埋込みチャンネル及びチ
ャンネル障壁の打込み部によって、仮想障壁と井戸、及
びクロック障壁と井戸が夫々区別される。第３の好まし
い実施例は、第２の好ましい実施例の逆バイアスｎ−ｐ
接合のクロック・ゲートの代りに、ショットギー障壁を
使う。第４の好ましい実施例は、最初の２つの好ましい
実施例と同じ構造を用いるが、ｎ形ゲートに異なる材料
を用いてヘテロ接合を形成しセルをフォトサイトとして
使う時、赤外線応答の制置が出来る様にする。この他の
好ましい実施例としては、酸化物によって分離された逆
バイアスｎ−ｐ接合ゲートを持ち、その下にあるｐ影領
域が仮想井戸を形成する標準的な多相ＢＣＣＤ。

転送領域としての逆バイアスｎ−ｐ接合を持つメモリ・
セル、及び接合電界効果トランジスタ並びに縦形バイポ
ーラ・トランジスタを含む電荷検出器が含まれる。

これらの全ての好ましい実施例は、酸化物を作る必要を
除くことにより、ゲート酸化物の絶縁降伏についての問
題を解決する。更にこれらの全ての実施例は溢れる電荷
が逆バイアスされた接合又はショットキー障壁接合によ
って自動的に放出されるので、アンチブルーミング別能
が粗造まれている。これらの好ましい実施例はゲートの
間の漏れの問題、並びにセルの間の伝導エネルギ帯レベ
ルの変化が滑らかでないという問題をも解決する。

略同じプロセス工程によって、ＣＯＤセルとトランジス
タを含む電荷検出器（ＣＯＤに対する出力ノード）の両
方を製造することが出来ることにより、簡単になると共
に、プロセスの制御が出来る。

火星ゴ好ましい実施例並びにその動作を理解出来る様にする為
に、最初に標準型の仮想？ＩＩ極埋込みチャンネル上Ｃ
Ｄ並びにその動作を考える。第１図の上ｔｉ１１部分に
ついて説明すると、全体を１１で示ず標準型の仮想電極
ＢＣＣＤｆｆｉｐ形シリコン基板１３、基板１３の上の
ｎ形層１５、層１５の上側部分の中に形成されたｐ影領
域１７、酸化カシ１９、メタライズ部分にすることが出
来るゲート２１、及びｎ形ＷＪ１５内のドナー打込み部
２３゜２４．２５を持つことが判る。次に装Ｗ１１１の
動作を説明するが、これが第１図の下側部分で、装置１
１の対応する領域の真下に示した埋込みチャンネルのポ
テンシャル・エネルギ分布によって例示されている。こ
れらの領域には次の名前がついている。ｐ形９ｒ４域１
７は仮想ゲート（又は仮想電極）と呼ばれる。層１５の
内、仮想ゲート１７及びドナー打込み部２５の両方の下
にある部分が仮想井戸と呼ばれる。層１５ρ内、仮想ゲ
ート１７の下方にあるが、ドナー打込み部２５の下にな
い部分が仮想障壁と呼ばれる。層１５の内、仮想ゲート
１７の下にはないが、ドナー打込み部２３の下方にある
部分がクロック井戸と呼ばれる。層１５の内、仮想ゲー
ト１７の下にもドナー打込み部２３の下にもない部分が
クロック障壁と呼ばれる。

第２図Ａ乃至第２図りは、伝導及び価電子エネルギ帯を
例示しており、埋込みチャンネルの特徴を示している。

特に第２図Ａは、ゲルト２１のバイアスを基板１３とほ
ぼ同じにして、金属ゲートからクロック障壁の中へ垂直
方向下向きに測った距離の関数として、左から右にこれ
らの帯を示している。この様に帯が曲がるのは、比較的
薄いｎ形１１１１５の空乏状態の為である。第２図Ａに
示した帯の湾曲は埋込みチャンネルの存在を示している
。自由電子が１１１５に導入されると、それが酸化物１
９とシリコンの界面から離れた所にある伝導帯の最小値
まで落ちる。

第２図８はゲート２１に負のバイアスを印加した時の第
２図Ａの帯の変化を示す。本質的には、埋込みチャンネ
ルのポテンシャル・エネルギ（伝導帯の最小１ｉｉＩ）
が（電子に対して）上昇する。第２図Ｃは仮想１壁領域
に対する対応するエネルギ帯を示す図である。第２図り
はクロック井戸領域に対する伝導帯とクロック障壁領域
に対する伝導帯とを比較する図であり、図面を見易くす
る為に、価電子４；シは省略しである。低い方の帯がク
ロックエル領域に対するものであり、第２図りにも示し
た正のドナー電荷２３の為、最小値が一層低い。

同様に、仮想井戸領域に対するエネルギ帯ｔよ、ドナー
電荷２５が第２図りと同じく最小値を下げることを別と
すれば、ｌ’！２図Ｃと同様である。第２図Ｃに示す帯
はゲート２１のバイアスの変化によって上下に移動しな
い。これは仮想ゲート１７がｐ形チャンネル・ストッパ
（第１図には示してないが、埋込みチャンネルと平行に
伸びていて、ｐ形番板１３に接続されている）に接続さ
れており、この為実効的に基板１３のバイアスに留め（
ビン接続）られている為である。

こ）で装＠１１の動作を説明することが出来る。

第１図の下側部分には、ゲート２１が基板１３のバイア
スと大体同じである時、並びに基板１３に対して負のバ
イアスである時の、埋込みチャンネル内の電子に対する
エネルギ・レベル（伝導帯の最小値）が装置１１の種々
の領域に関して示されている。仮想障壁領域内の電子か
ら説明すると、動作は次の通りである。最初に、この電
子が仮想井戸領域に落下する。このことが図式的に第１
図のエネルギ争レベル線図で矢印２７によって示されて
いる。次に、ゲート２１をターンオンすると（基板１３
に対して負にすると）、電子は仮想井戸にとずまる。こ
れは、隣接する両方の領域のエネルギ・レベルが一口高
いからである。この状態の時のクロック障壁のエネルギ
・レベルを第１図に２９で示しである。ゲート２１をタ
ーンオフにすると（バイアスを大体基板１３のバイアス
と等しくすると）、クロック障壁のエネルギ・レベルが
位置３１に下がり、第１図の矢印３３で示す様に、電子
が仮想井戸からクロック障壁内に移る。

矢印３７で示す様に、電子は引続いてクロック井戸３５
内に落下する。ゲート２１をターン、４）！、するまで
電子はクロック井戸にとずまり、ゲートをターンオンし
た時、クロック障壁及びクロック井戸の両方のエネルギ
・レベルが、第１図の矢印３９で示す様に上昇する。一
旦クロック井戸のエネルギ・レベルが仮想障壁レベル４
１より高くなる様に上昇すると、電子は、矢印４３で示
す様に、クロック井戸から仮想ｇｉｉ内に落下する。こ
の為、装置１１の最初のセルに隣接するセルを除いて電
子は仮想障壁領域内に戻る。、Ｔｉ子の他のセルへの移
動は、上述と同じ工程及びクロック動作を単に繰返すこ
とによって可能となる。仮想電極ｉ誼１１の動作を念頭
において、次にこの発明の好ましい実施例の構造の動作
を説明することが出来る。

第３図の上側部分は第１の好ましい実施例のＢＣＣＤ装
置ｊ装置のいくつかのセルの簡略断面図である。装置５
１が、軽くドープした（ＩＥ１５アクセプタ／ＣＩｎ３
）ｐ形基板５３、約５Ｅ１６のドーピング・レベル及び
約３７０ｎ…の厚さを持つｎ形層５５、約８日１６のド
ーピング及び約２５０止の厚さを持つｐ形Ｆ！Ｊ５７、
約１Ｅ１８のドーピング及び約１２０ｎｌの厚さを持つ
ｎ形層５９、酸化物領域６１、ｐ形であって、前に装置
１１について述べた様に、またこれから説明する様に、
チャンネル・ストッパまで伸びる仮想ゲート６３、層５
５内にあって、仮想ゲート６３の下側の大体半分を覆う
ドナー打込み部６５、及び領域５７内にあって、領域５
９の下側の大体半分（必ずしもそうである必要はない）
を覆うアクセプタ打込み部６７を含んでいる。成る装置
の応用例では、打込み部６５．６７の範囲（図では夫々
領ｈｉ２６３．５９の大体半分として示しである）を有
効に変更することが出来ることに注意されたい。

基板５３に対して正のバイアスをゲート５９に印加する
と、エネルギ帯は第５Ａ図及び第５Ｂ図に示す様になる
。特に第５Ａ図は、ゲート５９が基板５３に対して約６
ボルトである場合のエネルギ帯を示す。軽いドーピング
の為に、空乏状態が基板５３の中に深く入り込んでいる
ことに注意されたい。勿論、埋込みチャンネル５５及び
チャンネル障壁５７は完全に空乏状態である（ゲー１〜
のあらゆるバイアス状態に対し、チャンネル障壁にホー
ルが空乏していることは必要ではない）が、ゲート５９
は著しくドープされ、部分的にしが空乏状態になってい
ない。第５Ａ図に示すエネルギ帯の形は第２図Ａと同様
である。基板５３に対するゲート５９のバイアスを変え
ると、装置１１のゲート２１のバイアスを変えた時の第
２図Ａ及び第２図Ｂに示したエネルギ帯の移動と同様に
、第５Ａ図のエネルギ帯が上下に動く。

第５Ｂ図は仮想ゲート６３の下のエネルギ帯を示す。こ
れらは第２図Ｃのエネルギ帯と同様であり、仮想ゲート
１７と同じく、仮想ゲート６３がチャンネル・ストッパ
に接続され、この為クロック・ゲート５９のバイアスを
変える時、これらのエネルギ帯は不変である。ドナー打
込み部６５及びアクセプタ打込み部６７の両方が、１ｍ
１ｉのドナー打込み部２３．２５と同様に、エネルギ帯
に影響を与える。即ち、エネルギ帯が最小値の近くで一
定量だけ移動する。この為、装置１５１は、エネルギ帯
の最小値としての埋込みチャンネルの定義が装＠１１と
同じであり、セルをクロック障壁領域、クロック井戸領
域、仮想障壁領域及び仮想井戸領域に区画づ°るのも装
置１１と同じである。

従って、装置５１は装置１１と同じ様に動作する。

この動作が第３図の下側部分に示されている。第３図の
下側部分は、伝導帯の最小値のエネルギ・レベルを示す
と共に、第１図の下側部分と同じ様に電子の流れを示し
ている。

装置５１の動作は装置１１の動作と同様であるが、装置
５１の利点は、装置１１の酸化物１９を除いたことであ
る。唯一の酸化物６１がクロック・ゲート５９に対しバ
スを隔離する為に形成され、この酸化物は比較的厚手に
作ることが出来るから、装置５１ではゲートのバイアス
による酸化物の絶縁降伏が起り得ない。更に、クロック
・ゲート５９とチャンネル障壁領１１５７によって形成
された接合の逆バイアスが、ブルーミングに関連する溢
れ電荷に対するドレインとしてさようする。即ち、セル
内の電子電荷パケットの規模が増加するにつれて、電荷
の存在によって（Ｖｉ直重１でも、装置５１でも）エネ
ルギ帯の最小値が上昇して平坦になり、電荷パケットの
一部分があふれて、装置１１内の隣接するセルに流れこ
む。これと対照的に、大きな電荷バケツ１−からの溢れ
電荷がチャンネル障壁領域５７にこぼれ、その後装置５
１の隣接づるセルではなく、クロック・ゲート５つ内に
こぼれる。ｖｃ直重１では、酸化ｖｌＪ１９が非存電体
である為、こういうことが可能ではない。チャンネル障
壁領域５７が、クロック・ゲート５９からの電子が埋込
みチャンネル内に落下して、それを飽和させることがな
いように防止していることに注意されたい。領ｗｔ５５
が空乏状態であることを想起されたい。更に、逆バイア
ス接合の絶縁降伏が避けられ）ば、クロック・ゲート５
９と仮想ゲート６３の間の漏れ電流は無視し得るが、然
も埋込みチャンネルの伝導帯はセル毎に滑らかに変化す
る。

好ましい実施例の装置５１の製造方法を説明すれば、装
置５１の動作が更によく理解されよう。

この好ましい実施例の’ＥＩ　Ｈ方法は次の通りで３る
。

出発材料は担体濃度ＩＥ１５／ｃａ＋”の厚さ１０ミク
ロンのｐ形エピタキシャル層を持つ（１００）ｐ＋形シ
リコン基板にする、ことが出来る。標準型のセルファラ
インの厚い酸化物（ＳＡＴＯ）を使う工程順序を用いて
、装置の能動領域及び周辺領域を画成する。以下の説明
は装置の能動領域だけに限る。

初めの５ＡＴＯ窒化物及び酸化物を除去した後、能動区
域内で２００人の酸化物を成長させる。この工程の債、
好ましくは伍を１．８Ｅ１２／ｃｉ及びエネルギ３００
ＫｅＶにして、一様な燐の埋込みチャンネルの打込み（
マスクなし）を行なう。

次に、マスクのパターンを定め、高エネルギの少ない量
の（２）素の打込みにより、チャンネル・ストッパ領域
を画成する。第６Ａ図は簡略断面図で、ｐ十形基板５２
、ｐ形エピタキシャル層５３、厚い酸化物７１．２０Ｏ
Ａの酸化物層７３、燐をドープした埋込みチャンネル領
域５５、フォトレジスト・パターン７５及び硼素を打込
んだチャンネル・ストッパ領域７７を示している。第６
Ａ図。

断面が第３図の断面に対して垂直であること、並びに電
荷パケットの転送は第６Ａ図の断面に対して垂直におこ
ることに注意されたい。

ｆｉｌ素及び燐の打込みと必要なフォトレジストの撞除
の後、第６Ｂ図に示す様に、パターンを定めた窒化物及
び酸化物のシをデポジットする。

第６Ｂ図が第３図の面と平行であって第６Ａ図の断面に
対して垂直であることに注意されたい。窒化物層７９は
厚さ１，８００八であることが好ましく、酸化物層８１
は厚さ４，０００人であることが好ましい。酸化物８１
及び窒化物７９のパターンを定めた後、硼素の打込みを
利用して仮想ゲート６３を画成する。仮想ゲート６３は
チャンネル・ストッパ７７を横切るように形成される。

次に井戸マスク・フォトレジスト８３のパターンを定め
、井戸用の燐の打込み部６５を作る。フォトレジストを
除去してきれいにした後、酸化物８１を取去り、装置５
１を酸化する。随意選択により、この酸化工程と酸化物
８１、除去工程の前に、付加的な窒化物７９のエッチを
適用して、窒化物７９にアンダカツトを形成する。これ
は仮想ゲーＩ−及びクロック・ゲートの間のインターフ
ェイス領域を制御するのに使われる。随意選択によるこ
の様なアンダカツトが第６Ｂ図に８５で示されている。

このアンダカツト工程は、クロック・ゲート５９と仮想
ゲート６３の間の電界を精密に制御することが出来る様
にする。この１ｉｌｌｌｌｌはセル毎のエネルギ・レベ
ルの滑らかな変化を達成するのに必要であり、それと同
時にゲート５９．６３の間の逆降伏電圧を高くする。こ
れは、ゲートの間の漏れを防止する為にゲートの間に電
位障壁を作成すると、必然的にセル毎のエネルギ・レベ
ルの変化の分布が滑らかでなくなることに通じ、寄生井
戸及び障壁が形成され、それが転送の効率不良を強める
ｐ形ゲートを用いたＢＣＯＤとは対照的である。典型的
には、アンダカツト８５は１乃至２ミクＯンであり、窒
化物７９及び酸化物８１の幅は５乃至１０ミクロンであ
る。

酸化の後、残っている窒化物７９を取去り、装置はクロ
ック・ゲート及び１Ｉｌｉｌ壁を形成すること、が出来
る状態にある。第６Ｃ図参照。酸化物８７の厚さは４．
０００八であってよい。随意選択によって、窒化物７９
のアンダカツト８５が施されている場合、酸化物８７は
アンダカツト分だけ、仮想ゲート６３を越えて伸びる。

これが第６Ｃ図に距！１１８９として示されている。窒
化物及び酸化物の積重ねの代りに、この他の材料の組合
せの使用も可能である。例えばポリシリコン及び窒化物
の組合せである。次に好ましくは２．４Ｅ１２／ｃｄの
密度で９０ＫｅＶで、硼素を打込むことにより、ｐ形チ
ャンネル障壁領域５７が形成される。次に、４０ＫｅＶ
で５Ｅ１２／ｍの密度で燐を打込むことにより、ｎ形り
ロック・ゲート５９が形成される。最後に、障壁マスク
９１のパターンを定めた後、７０ＫｅＶで１．６Ｅ１２
／ｄの密度で硼素を打込むことにより、クロック障壁を
作る。この結果得られた構造が第６Ｄ図に示されている
。第６Ｅ図はこの構造の簡略平面図を示しており、チＡ
７ンネル・ストッパ７７はその旧が少ない為、クロック
・ゲート５９によって空乏状態になることがあり、この
為、チャンネル・ストッパ７７と仮想ゲート６３の接続
部で注入ｍの多い低エネルギの別のチャンネル・ストッ
パの打込みが行なわれる。この打込み部を９３に示しで
あるが、これは仮想ゲート６３を基板５２と接続するの
に十分なエネルギを持つ。この注入量の大きい打込み工
程は、仮想ゲート及び障壁の打込み復に行なうのが最も
便利である。

ａ周波動作を行なう為、クロック・ゲート５９の高いシ
ート抵抗を克服しなければならない。これは、装置を酸
化物層で覆い、好ましくはチャンネル・ストッパ７７の
上方の１１９５（第６Ｅ［）で、酸化物にクロック・ゲ
ート５９に至る接点孔を形成することによって行なわれ
る。ポリシリコン、モリブデン、チタン−タングステン
等の抵抗値の小さい層を酸化物層の上にデポジットし、
開口９５を介してクロック・ゲート５９と接触させる。

この抵抗値の小さい層は、チャンネル・ストッパ７７の
上に配置されたバスの形にすることが好ましい。セルが
光又は赤外線の検出に使われ、る場合、バスのこういう
場所が有利である。

ゲート−チャンネル障壁が常に逆バイアスされている為
、装＠５１のゲート構造は漏れ電流が小さい。

装置５１は、リニア作＠装置の他に、エリア作像装置、
フレーム転送、線間転送、線アドレスの様な相異なる数
多くの製品に取入れることが出来る。用途に応じて、仮
想ゲート６３及びクロック・ゲート５９の相対的な寸法
を変えることが出来る。例えば、仮想ゲート６３を光に
よって発生された電荷を収集する為のフォトサイトとし
てだＩｔ使い、これを別のＣＣＤｖＡ迄又は電荷感知増
幅器とインターフェイス接続することが可能である。

第２の好ましい実施例は、第１の好ましく、１実施例の
装［５１に於けるゲート及びチャンネル障壁の代りに、
ショットキー障壁を使う。更に具体的に云うと、第７図
は全体を’１０１で示した第２の好ましい実施例の装置
の簡略横断面図である。装は１０１がｐ形基板１０３、
ｎ形チャンネルｔＡ域１０５、ｐ形仮想ゲート領域１０
７、ドナー打込み部１０９、層１０５と共にショットキ
ーＶＪ壁を形成する金属ゲート１１１、ドナー打込み部
１１３、及び図面に示してないが、第７図の断面と平行
に伸びるチャンネル・ストッパを含む。金属ゲート１１
１がチャンネル・ストツノ＜ｈ＼らチャンネル・ストッ
パまで伸び、こうしてｐ形チャンネル・ストッパ及びｎ
形チャンネル領域１０５の両方にわたる。（これは装置
５１のゲート５９が、第６Ｅ図に示す様に、チャンネル
障壁５７を越えてチャンネル・ストッパ７７まで伸びる
のと同様である。）この為、金属１１１が、その仕事関
数が層１０３のｐ形材料及び層１０５のｎ形材料の仕事
関数の間になる用に選ばれ）ば、ゲート１１１と層１０
５の間、並びにゲート１１１とチャンネル・ストッパの
間の両方の接合部にショットキー障壁が形成される。金
属１１１の仕事関数がｐ形関数の仕事関数に近すぎると
、金属ゲート１１１からチャンネル・ストッパへの実質
的なホールＴＡ流が生じ、これが澗費電力を大きくする
と共に、基板内並びにバス線に沿ってオーミックの電圧
降下を生ずる原因になる。逆に、金属１１１の仕事関数
がｎ形材料の仕事関数に近すぎると、大きな暗流（障壁
漏れ電流）が生じ、これが埋込みチャンネルを飽和させ
、装置１０１を動作不能にする。

装置１０１の動作は前に説明した装置１１及び５１の動
作と同様である。特に、金属ゲート１１１及びｎ形層１
０５によって形成されたショットキー障壁が逆バイアス
されている。このことと共に、層１０５．１０３の間の
ｎ−ｐ接合による空乏状態により、伝導帯のエネルギ・
レベル及び価電子帯のエネルギ・レベルは第８図に示す
様な最小値を持つ。装置１１及び５１と同じく、装置１
０１のエネルギ帯の最小値が埋込みチャンネルを規定す
る。第８図が、金属ゲート１１１とｐ形チャンネル・ス
トッパの間に形成されたショットキー障壁に対する伝導
帯及び価電子帯をも示していることに注意されたい。こ
れらのエネルギ帯が第８図では破線で示されている。

装置１０１に於ける打込み部１０９．１１３の効果は、
装置１１に於ける打込み部２３．２５の効果並びにＶＲ
ｌ５１に於ける打込み部６５．６７の効果と同様−であ
って、打込み部が事実上仮想ゲート１０７の下方にある
領域を埋込みチャンネル内の仮想障壁領域及び仮想障壁
領域に分割すると共に、台底ゲート１１１の下にあるｇ
Ａ域を埋込みチャンネル内のクロック障壁１１４及びク
ロック井戸領域に分割する。第１図及び第３図の下側部
分と同じく、第７図の下側部分が、仮想障壁及び井戸領
域と、クロック障壁及び井戸領域に関する、埋込みチャ
ンネル内の伝導帯の最小エネルギ・レベルを示している
。この場合も、クロック動作をする金属ゲート１１１の
効果は、第７図の下側部分の垂直の矢印で示す様に、ク
ロック障壁及び井戸領域内の伝導帯のエネルギ・レベル
を、仮想障壁及び井戸領域内の伝導帯の固定エネルギ・
レベルの上下に移動することである。

装Ｗ１１０１は、ＶｉＷ１５１を製造する場合について
上に述べたのと同様な工程を用いて製造することが出来
る。然し、＠ａｉｏｉの製造工程は−、ｆｆｉ簡単にす
ることが出来る。

装Ｎ１０１の特定の用途としては赤外線センサが考えら
れる赤外線によって励起された電子が障壁をのり越えて
、埋込みチャンネル領域で収集されて検出することが出
来る様に、金ｆｉ１１１からＤ影領域１０５に行く電子
の流れに対する障壁を調節することが出来るようになる
。この装置では、赤外検出器で抑型的に行なわれる様に
、ＶＲＶ：１を低い温度に冷却することにより、大きな
暗電流の問題が解決される。

第３の好ましい実施例は、ゲートに逆バイアスしたヘテ
ロ接合を使う。更に具体的に云うと、装置５１のゲート
５９が、チャンネル障壁５７の材料のエネルギ帯ギャッ
プよりも小さなエネルギ帯ギャップを持つ半導体材料で
あったとすれば、ゲートから埋込みチャンネルに流れる
電子に対する電子障壁は、本発明によって材料の選択に
よって１４節することが出来るようになる。これは赤外
線検出装置に有用である。

第９図の上側部分は第４の好ましい実施例の装ｆｆ１１
２１の簡略断面図であり、これは実質的に装置５１を多
相ＢＣＣＤに変換したものである。装置１２１がｐ形シ
リコン基板１２３、埋込みチャンネルを持つｎ形層１２
５、チャンネルＩＩＱ壁であるｐ影領域１２７、クロッ
ク・ゲートであるｎ＋十形ｉＪＩｊｌ１２９、クロック
井戸からクロック障壁を画成する領域１２７内のアクセ
プタ打込み部１３１、仮想ゲートであってチャンネル・
ストッパ（第９図の断面図に示してないが、この図の断
面と平行に存在）に接続されたｎ十形領域１３３、及び
酸化物１３５を持っている。各々のクロック・ゲート１
２９−チャンネル障壁１２７間接合が逆バイアスされ、
各々のゲート１２９は隣接した２つのゲートに対して独
立にバイアスすることが出来る。この様に独立にバイア
スすることにより、第９図の下側部分に示した埋込みチ
ャンネルのエネルギ・レベルで示す様に、電荷を転送す
ることが出来る。

装置１２１は、ゲート１２９とチャンネル障壁１２７の
間の接合が逆バイアスされていることにより、ゲート１
２９と仮想ゲート１３３の間の漏れ電流が小さい。

第１０図の上側部分はこの発明の第５の好ましい実施例
の装置の簡略断面図であり、これはランダム・アクセス
・メモリの１個のセルであって、全体を１５１で示しで
ある。装置１５１がｐ形シリコン基板１５３、埋込みチ
ャンネルであるｎ形層１５５、チャンネル・ストッパで
あるｎ十形領域１５７、ワード線１６０に接続されたｎ
十形領域１５９、チャンネル障壁であるｐ影領域１６１
、ビット線１６４に接続されたｎ十形領域１６３、チャ
ンネル１５５内に記憶領域を誘起するｎ十形領域１６５
、及び酸化物１６７を有する。第１０図は第１図、第３
図、第７図及び第９図の同様な図に対して垂直な断面の
図である。これは、装置１５１に於ける電荷パケットの
転送がチャンネル１５５に沿って行なわれず、領１４！
１６５の下のチャンネル内の記憶領域と領域１５９の下
のチャンネル内の領域との間で転送が往き来する様に行
なわれるからである。装Ｗ１５１と同じく、領域１６３
．１６１のｎ−ｐ接合の逆バイアス（即ち、ビット線の
バイアス）が、第１０図の下側部分に示したチャンネル
のエネルギ・レベル線図の矢印１７１で示す様に、この
転送をｔＩｌｌｍする。矢印１７３は、記憶領域から、
又は記憶領域への電荷パケットの読出し又は書込みに関
してレベルの変化を示す。この場合も、このｎ−ｐ接合
の逆バイアスが鋪れＴｉ流を低減させることになる。

この発明の他の好ましい実施例の装置が第１１図、第１
２図及び第１３図に示されており、装置５１のセルで作
られたＢＣＯＤと共に使うことの出来る出力ノード及び
増幅器を示している。特に、第１１図の上側部分はＢＣ
ＯＤに対する出力ノードの簡略断面図であり、第１１図
の下側部分は、第１図及び第３図の下側部分と同じ様に
、伝導帯の最小値に於けるエネルギ・レベルと電子の流
れとを示している。出力ノードは全体を１８１で示して
あり、ｐ形基板１８３、ｎ形埋込みチャンネル層１８５
、ｐ形チャンネル障壁１８７、ｎ形ダイオード領域１８
９．ｎ形すセット・ゲート領域１９１、ｎ形浮動拡散領
域１９３、仮想ゲート領域１９５、仮想障壁領域１９７
、仮想井戸打込み部１９９、出力ダイオード線２０１、
リセット・ゲート線２０３及び浮動拡散線２０５を持っ
ている。チャンネル障壁５７及びクロック・ゲート領ｊ
成５９を含む、第１１図の上側部分の左端には、ＢＣＯ
Ｄの＠後のセルが表わされており、第１１図の下側部分
のエネルギ・レベル線図の矢印２０７で示す様に、この
最後のセルがクロック動作をすると、この最後のセルに
ある電荷パケットが領域１９７の下の仮想障壁を越えて
、矢印２０９で示す様に、浮動拡散領域１９３の下にあ
る井戸にこぼれる。この流れこんできた電荷パケットが
矢印２１１で示す様に、浮動拡散領域１９３の下にある
井戸のエネルギ・レベルを高める。このエネルギの増加
が浮動拡散線２０５によって感知され、以下で更に詳し
く説明する様に進行する。電荷パケットを感知した後、
浮動拡散領域１９３の下方の井戸が、リセット・ゲート
線２０３をターンオンすることによってリセットされる
。このリセット・ゲート線のターンオンにより、矢印２
１３で示す様に、リセット・ゲート領域１９１及びチャ
ンネル障壁１８７の下方のエネルギ・レベルが下がる。

この様に下がることにより、浮動拡散領［１９３の下方
にある井戸が、打込み部１９９の下方にある仮想井戸、
並びに第１１図の右側にある出力ダイオード領域１８９
の下方の領域に接続される。こうして電荷パケットが出
力ダイオード線２０１によって放出され、浮動拡散領域
１９３の下方の井戸のエネルギ・レベルが再び出力ダイ
オード・レベル２１５に設定される。次にリセット・ゲ
ート線２０３がターンオフされ、矢印２１３で示す様に
、リセット・ゲート領域１９１及びチャンネル障壁１８
７の下方のエネルギ・レベルが上昇して、浮動拡散ｆｒ
１域１９３の下方の井戸を出力ダイオード領域１８９か
ら再び隔離し、浮動拡散線２０５が第１１図の左側部分
のセルから送出される次の電荷パケットを感知する用意
が出来る。第１１図の上側部分に示す構造が全体的に装
置５１と同じ形式であつ、て、若干のマスクの変更によ
って簡単に製造することが出来ることに注意されたい。

特に浮動拡散領域１９３及び出力ダイオード領域１８９
の下方のチャンネル障壁が省略され、左側の仮想ゲート
１９５は仮想井戸ではなく、仮想障壁を作る打込み部だ
けを持っており、第１１図の中心及び右側部分にある仮
想ゲート１９５は、その下に仮想井戸を作る為の打込み
部１９９を持っている。この為、第１１図に示した出力
ノード全体は、装置５１のセルを取入れたＢＣＯＤ上に
それと一緒に容易に製造することが出来る。

第１２図は浮動拡散線２０５によって感知した電荷パケ
ット信号を増幅する為に使うことが出来る接合形電界効
果トランジスタの簡略断面図である。この電界効果トラ
ンジスタを全体的に２２１で示しであるが、これも全体
的に８置５１と同じ形式に作られ、ｐ形基板２２３、ｎ
形チャンネル層２２５、ｎ十形ドレイン領１２２７、ｐ
形ゲート領域２２９、ｎ十形ソース領域２３１、ドレイ
ン−ポリシリコン゛２３３、ドレ′イン・メタライズ部
分２３５、ソース・ポリシリコン２３７、ソース・メタ
ライズ部分２３９、ゲート・メタライズ部分２４１、ゲ
ート打込み部２４３、及びゲート、ソース並びにドレイ
ン領１Ｍ２２９，２３１゜２２７にある打込み部を有す
る。装置５１は、ソ−ス２３１がゲート２２９とドレイ
ン２２７をとりかこむエンクローズドトポロジーである
ことが図示されている。即ち、ｖｉ買２２１が軸線２４
５に対して対称的であるが、これはｐ＋ゲートをｐ十チ
ャンネル・ストッパ又は周辺のフィールド酸化物から隔
離する為に必要である。浮動拡散線２０５をゲート２９
１に接続し、装置２２１を使って装置１８１で感知した
電荷パケット信号を増幅することが出来る。装置Ｈ２２
１も装置５１の工程と互換性を持つが、ゲート領域２２
９に対するゲート２４１のメタライズ接点を形成する為
に、厚い酸化物２４７を電極孔をあけなければならない
。

接合形電界効果トランジスタ２２１の他に、装置５１を
製造する工程と互換性を持つプロセス工程を用いて、垂
直バイポーラ・トランジスタを製造することが出来る。

このバイポーラ・トランジスタを全体的に２６１で示し
であるが、その簡略断面図が第１３図に示されており、
図の装置２６１は、ｐ形基板２６３、ｎ形コレクタ層２
６５、ｎ十形コレクタ領１ｇ２６７、ｎ＋ポリシリコン
２６９、コレクタ・メタライズ部分２７１、コレクタ打
込み部２７３、ｐ形ベース２７５、ベース・メタライズ
部分２７７、厚い酸化物２７９、ｎ＋ポリシリコン２８
１及びエミッタ・メタライズ部分２８３を持っている。

装置２２１と同じく、ベース接点及びエミッタ２８１を
作る為に、装置２６１では厚い酸化物２７９に電極孔を
あけなければならない。装置ｉ！２６１及び２２１に使
われるｎ＋ポリシリコンが、装置５１のバスに使われる
ｎ＋ポリシリコンと同じであることに注意されたい。即
ち装置２２１及び２６１を製造するのに余分のポリシリ
コン工程を必要としない。また、コレクタ領域２６７、
装Ｗｔ２６１、ソース領域２３１、ドレイン領域２２７
及び装［２２１は、装置５１のクロック・ゲート領Ｉｍ
！５９と全く同じであるが、チャンネル障壁を省略しで
ある。更に、打込み部２７３は丁度装置５１の仮想井戸
打込み部６５である。この場合も余分の製造工程を必要
としない。最後に、コレクタを軸線２８５に対して対称
的に作って、ｐ子ベース領域を周辺のｐ＋領領域ら隔離
することにより、装置２６１はエンクローズドトポロジ
ーとして形成される。

以上説明した全ての好ましい実施例で、保ｆｆ１ｌ！化
物、メタライズ部分、接続等の様な種々の項目は図面を
見易くする為に省略しである。

好ましい実施例は、ドーピング・レベル、ドーピングの
種類、材料及び寸法を変えるという様な、いろいろな方
法で変更することが出来る。

【図面の簡単な説明】

第１図は標準型のＭＯ３仮想電極埋込みチャンネルＣＯ
Ｄの簡略断面図、第２図は第１図の装置の伝導帯及び価
電子帯を示すグラフ、第３図は逆バイアスした接合ゲー
トを持つ第１の好ましい実施例のＣＯＤの簡略断面図、
第４図は第３図の装置のドーピングの分布を示すグラフ
、第５Ａ図から第５Ｂ図は第３図の装置の伝導帯及び価
電子帯を示すグラフ、第６Ａ図から第６Ｅ図は第３図の
装置を製造する！１１造工程を示す図、第７図はショッ
トキー接合を持つ第２の好ましい実施例のＣＯＤの簡略
断面図、第８図は第７図の装置の伝導帯及び価電子帯を
示すグラフ、第９図は第３図の装置を多相ＣＯＤに改造
した場合を示す因、第１０図は好ましい実施例のランダ
ム・アクセス・メモリセルを示す図、第１１図は好まし
い実施例のＢＣＣＤ出力ノードの簡略断面図、第１２図
は好ましい実施例の接合形電界効果トランジスタの簡略
断面図、第１３図は好ましい実施例の垂直バイポーラ・
トランジスタの簡略断面図である。主な符号の説明５３：ｐ形基板５５：ｎ形層（埋込みチャンネル）５７：ｐ形層（チャンネル障壁）５つ二〇形Ｂ（ゲート）

Claims

【特許請求の範囲】

（１）埋込みチャンネル半導体装置のゲート構造に於て
、該埋込みチャンネル上の半導体チャンネル障壁を有し
該チャンネル障壁及び前記埋込みチャンネルはドーピン
グ形式が反対であり、更に、前記チャンネル障壁上の半
導体ゲート領域を有し、該ゲート領域及び前記チャンネ
ル障壁はドーピング形式が反対であるゲート構造。
（２）特許請求の範囲第１項に記載したゲート構造に於
て、前記チャンネル障壁の厚さ並びにドーピング・レベ
ルは、埋込みチャンネル半導体装置の動作の内、前記埋
込みチャンネルが信号電荷を除いて空乏状態になり、前
記ゲート領域がクロック作用を受ける部分の間、前記チ
ャンネル障壁が略完全に空乏状態になることを特徴とす
るゲート構造。
（３）第１の型にドープされた第１の半導体材料の基板
層と、該基板層の上にあつて前記第１の型と反対の型に
ドープされた第２の半導体材料の埋込みチャンネル層と
、該埋込みチャンネル層の上にあつて第１の型にドープ
された第３の半導体材料の仮想ゲート領域と、前記埋込
みチャンネル層の上にあつて第１の型にドープされた第
４の半導体材料のチャンネル障壁領域と、該チャンネル
障壁領域の上にあつて、前記第１の型と反対の型にドー
プされた第５の半導体材料のクロック・ゲート領域と、
前記仮想ゲート領域の下の埋込みチャンネル層内並びに
前記チャンネル障壁領域内にある打込み部とを有し、該
打込み部の型並びに位置は、前記クロック・ゲート領域
のクロック動作により、前記埋込みチヤンネル層内に電
荷担体に対する逐次的に低下する一連のエネルギ・レベ
ルが間欠的に形成される様になつている仮想電極埋込み
チャンネル電荷結合装置セル。
（４）特許請求の範囲第３項に記載した仮想電極埋込み
チャンネル電荷結合装置セルに於て、前記第１、第２、
第３、第４及び第５の半導体材料がシリコンである仮想
電極埋込みチャンネル電荷結合装置セル。
（５）第１の導電型の半導体から成る埋込みチャンネル
層と、該埋込みチヤンネル層の上にあつて、前記第１の
導電型とは反対の導電型の半導体から成る第１の領域と
、前記埋込みチャンネル層の上にあつて、前記第１の領
域の近くにあるがそれから隔たつていて、前記第１の領
域とは異なる材料で実質的に構成された第２の領域とを
有し、前記第１及び第２の領域はゲート絶縁体が欠如す
ることを特徴とする半導体装置セル。
（６）特許請求の範囲第５項に記載した半導体装置セル
に於て、前記第２の領域が前記埋込みチャンネル層とシ
ョットキー障壁を形成する材料を含んでいる半導体装置
セル。
（７）特許請求の範囲第５項に記載した半導体装置セル
に於て、前記第２の領域が前記埋込みチャンネル層の上
にあつて、前記第１の導電型とは反対の導電型の半導体
の第１の層、及び該第１の層の上にあつて、前記第１の
導電型を持つ半導体の第２の層とを含んでいる半導体装
置セル。
（８）特許請求の範囲第７項に記載した半導体装置セル
に於て、前記埋込みチャンネル層がｎ形シリコンであり
、前記第１の層がｐ形シリコンであり、前記第２の層が
ｎ＋形シリコンである半導体装置セル。
（９）仮想ゲート及びクロック・ゲートを持つていて、
仮想井戸及びクロック井戸の間に選択可能なエネルギ・
レベルの遷移経過を持つシリコン埋込みチャンネル電荷
結合装置セルを形成する方法に於て、その中に埋込みチ
ャンネルを形成した基板上に窒化物並びにそれに重なる
酸化物の層のパターンを定め、基板の内、パターンを定
めた窒化物及び酸化物によつて保護されていない部分に
仮想ゲート領域を形成する為の打込みを行ない、前記窒
化物をエッチして、該窒化物に選ばれた量のアンダカツ
トを作り、前記窒化物に重なる酸化物を除去し、基板を
酸化して、仮想ゲート領域及び基板のアンダカツトによ
つて露出した部分を覆い、前記窒化物を除去し、クロッ
ク・ゲート領域を打込みによつて作る工程から成る方法
。
（１０）絶縁ゲートを持たない半導体装置を基板上に製
造する方法に於て、前記基板の上に第１の型にドープさ
れた埋込みチャンネル層を形成し、該埋込みチャンネル
層の上に第１の除去可能なドーピング材料の障壁のパタ
ーンを定め、該パターンは電荷結合セルの仮想ゲート、
接合形電界効果トランジスタのゲート、及び垂直バイポ
ーラ・トランジスタのベース及びエミッタを定めるもの
であり、前記埋込みチャンネル層の内、前記第１の障壁
によつて保護されていない表面部分を前記第１の型と反
対の型にドープして、電荷結合セルの仮想ゲート、接合
形電界効果トランジスタのゲート、及び垂直バイポーラ
・トランジスタのベースを形成し、ドープした前記表面
部分の上に絶縁層を形成し、接合形電界効果トランジス
タのゲート接点、及び垂直バイポーラ・トランジスタの
ベース接点、エミッタ領域及び接点の為に、前記絶縁層
に孔をあけ、選ばれた孔にエミッタ領域を形成し、前記
第１の障壁を除去し、電荷結合セルのクロック・ゲート
を限定する為の第２の障壁のパターンを定め、前記埋込
みチャンネル層の内、前記絶縁層又は前記第２の障壁に
よつて保護されていない表面部分を前記第１の型と反対
の型にドープして、電荷結合セルに対するチャンネル障
壁を形成し、前記第２の障壁を除去し、前記埋込みチヤ
ンネル層の保護されていない表面部分及び前記チャンネ
ル障壁を第１の型にドープして、前記チャンネル障壁上
のクロック・ゲート、接合形電界効果トランジスタに対
するソース及びドレイン、及び垂直バイポーラ・トラン
ジスタに対するコレクタを形成する工程から成る方法。