JPS6144346B2 - - Google Patents
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- Publication number
- JPS6144346B2 JPS6144346B2 JP56018729A JP1872981A JPS6144346B2 JP S6144346 B2 JPS6144346 B2 JP S6144346B2 JP 56018729 A JP56018729 A JP 56018729A JP 1872981 A JP1872981 A JP 1872981A JP S6144346 B2 JPS6144346 B2 JP S6144346B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- memory
- instruction
- control information
- contents
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012545 processing Methods 0.000 claims description 30
- 238000000034 method Methods 0.000 claims description 10
- 230000010365 information processing Effects 0.000 claims description 6
- 230000004044 response Effects 0.000 claims description 3
- 238000012546 transfer Methods 0.000 description 5
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 3
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
Landscapes
- Microcomputers (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はメモリを含む情報処理装置の構成に関
する。
する。
従来、メモリを有する情報処理装置、例えば１
個のチツプ内にメモリを含む１チツプマイクロコ
ンピユータやメモリを外部に付加するマイクロプ
ロセツサシステム等においては、設定したメモリ
の内容を検査する必要がある。これは通常デバツ
グあるいはトレース処理等とも呼ばれている。か
かるメモリ内容の検査は、メモリをアドレス指定
することにより、その内容を外部に読み出してモ
ニタする方法が一般的である。
個のチツプ内にメモリを含む１チツプマイクロコ
ンピユータやメモリを外部に付加するマイクロプ
ロセツサシステム等においては、設定したメモリ
の内容を検査する必要がある。これは通常デバツ
グあるいはトレース処理等とも呼ばれている。か
かるメモリ内容の検査は、メモリをアドレス指定
することにより、その内容を外部に読み出してモ
ニタする方法が一般的である。
しかしながら、従来のモニタ法はそのハードウ
エア機構が複雑で、特にメモリに対するアドレス
機構を構成する付加回路やその制御が複雑であつ
た。例えば、モニタ用の専用アドレス指定装置が
必要であつたり、プロセツサ内部のアドレス指定
部（例えば、プログラムカウンタ）を使用すると
しても、その制御回路が複雑である等の種々の欠
点を有していた。特に、プログラムカウンタを用
いる場合には、そのタイミング制御として通常の
処理時に読み出されるメモリの内容に依在したタ
イミング制御、即ち処理に必要なマシンサイクル
の全てを時間的に必要とするためその処理速度が
極めて遅くなるという欠点があつた。
エア機構が複雑で、特にメモリに対するアドレス
機構を構成する付加回路やその制御が複雑であつ
た。例えば、モニタ用の専用アドレス指定装置が
必要であつたり、プロセツサ内部のアドレス指定
部（例えば、プログラムカウンタ）を使用すると
しても、その制御回路が複雑である等の種々の欠
点を有していた。特に、プログラムカウンタを用
いる場合には、そのタイミング制御として通常の
処理時に読み出されるメモリの内容に依在したタ
イミング制御、即ち処理に必要なマシンサイクル
の全てを時間的に必要とするためその処理速度が
極めて遅くなるという欠点があつた。
本発明の目的は余分な付加回路を必要とせず、
かつ高速でメモリ内容の読み出しを実行する情報
処理装置を提供することにあり、特にメモリ内容
の検査（デバツグやトレース等）に有効な装置構
造を提供することである。
かつ高速でメモリ内容の読み出しを実行する情報
処理装置を提供することにあり、特にメモリ内容
の検査（デバツグやトレース等）に有効な装置構
造を提供することである。
本発明によれば、命令や数値データ等の情報を
記憶するROM（読出し専用メモリ）と、この
ROMをアドレス指定することにより前記情報を
読み出す制御をするプログラムカウンタと、前記
情報に基いてその処理を実行する処理部と、
ROMより読み出された情報を外部へ出力する出
力部と、前記情報が外部へ読み出される時、前記
処理部を最小マシンサイクルで動作し前記プログ
ラムカウンタの内容変更を行なう処理モードに固
定する手段とを含み、この手段によつて前記プロ
グラムカウンタの内容を変更させることにより前
記情報を前記出力部に転送するようにしたことを
特徴とする情報処理装置が得られる。
記憶するROM（読出し専用メモリ）と、この
ROMをアドレス指定することにより前記情報を
読み出す制御をするプログラムカウンタと、前記
情報に基いてその処理を実行する処理部と、
ROMより読み出された情報を外部へ出力する出
力部と、前記情報が外部へ読み出される時、前記
処理部を最小マシンサイクルで動作し前記プログ
ラムカウンタの内容変更を行なう処理モードに固
定する手段とを含み、この手段によつて前記プロ
グラムカウンタの内容を変更させることにより前
記情報を前記出力部に転送するようにしたことを
特徴とする情報処理装置が得られる。
以下に本発明の一実施例を図面を用いて詳細に
説明する。
説明する。
第１図は本発明の一実施例を示す要部ブロツク
図である。例えば命令を記憶するROMからはプ
ログラムカウンタ１０で指定されるアドレスの内
容（命令コード）がバス４に出力される。通常の
処理モードではTEST信号１２は“１”に固定さ
れる。この結果、ROM１より出力された内容は
アンドゲート６及びトランスフアーゲート７を介
して命令レジスタ８に取り込まれる。取り込まれ
た命令に対して、制御部９はその命令を解読して
決められた各種の制御信号群１３を発生する。従
つて制御部９は例えば、デコーダ回路やエンコー
ダ回路等を有しており、発生された制御信号群１
３は論理処理部を始め、各制御ゲートやレジスタ
等へ導かれて読み出された命令に基づく処理が実
行される。
図である。例えば命令を記憶するROMからはプ
ログラムカウンタ１０で指定されるアドレスの内
容（命令コード）がバス４に出力される。通常の
処理モードではTEST信号１２は“１”に固定さ
れる。この結果、ROM１より出力された内容は
アンドゲート６及びトランスフアーゲート７を介
して命令レジスタ８に取り込まれる。取り込まれ
た命令に対して、制御部９はその命令を解読して
決められた各種の制御信号群１３を発生する。従
つて制御部９は例えば、デコーダ回路やエンコー
ダ回路等を有しており、発生された制御信号群１
３は論理処理部を始め、各制御ゲートやレジスタ
等へ導かれて読み出された命令に基づく処理が実
行される。
ここで、読み出された命令に基いて内部の処理
部（図示せず）における実行タイミングを述べ
る。プロセツサ内部の各回路（ゲート、レジス
タ、演算部等）の動作タイミングはマシンサイク
ルによつて定められている。このマシンサイクル
はプロセツサの基本クロツク信号（例えばφ１あ
るいはφ１及びそれと位相が異なるφ２）に基い
て定められるもので、通常は１つのクロツク信号
の１周期分として設定される。各命令はこのマシ
ンサイクルを基本として、１個以上のマシンサイ
クルで実行される。例えば、第１マシンサイクル
でメモリ内容を読み出して各種の制御信号を出
し、第２マシンサイクルでデータを用意して、第
３マシンサイクルで演算して、第４マシンサイク
ルでその結果を格納したり転送したりするような
プロセスで実行される。この様なマシンサイクル
数は実行すべき命令によつて決定されるものであ
る。命令の中には、NOP命令のように処理部で
は何も実行せずに、単に次の命令を読み出すべく
プログラムカウンタを歩進するような命令や、ア
キユムレータの内容をレジスタに移してプログラ
ムカウンタの内容を＋１するだけの命令等、命令
の実行を１マシンサイクルだけで実行してしまう
ものがある。
部（図示せず）における実行タイミングを述べ
る。プロセツサ内部の各回路（ゲート、レジス
タ、演算部等）の動作タイミングはマシンサイク
ルによつて定められている。このマシンサイクル
はプロセツサの基本クロツク信号（例えばφ１あ
るいはφ１及びそれと位相が異なるφ２）に基い
て定められるもので、通常は１つのクロツク信号
の１周期分として設定される。各命令はこのマシ
ンサイクルを基本として、１個以上のマシンサイ
クルで実行される。例えば、第１マシンサイクル
でメモリ内容を読み出して各種の制御信号を出
し、第２マシンサイクルでデータを用意して、第
３マシンサイクルで演算して、第４マシンサイク
ルでその結果を格納したり転送したりするような
プロセスで実行される。この様なマシンサイクル
数は実行すべき命令によつて決定されるものであ
る。命令の中には、NOP命令のように処理部で
は何も実行せずに、単に次の命令を読み出すべく
プログラムカウンタを歩進するような命令や、ア
キユムレータの内容をレジスタに移してプログラ
ムカウンタの内容を＋１するだけの命令等、命令
の実行を１マシンサイクルだけで実行してしまう
ものがある。
本実施例ではこの様に、設計されたプロセツサ
において、その処理が最も短時間で終了する命令
を特に使用して、処理部をその命令でのモードに
固定する手段を有している。かかる手段は以下に
示すメモリのデバツグ時に有効に用いられる。
において、その処理が最も短時間で終了する命令
を特に使用して、処理部をその命令でのモードに
固定する手段を有している。かかる手段は以下に
示すメモリのデバツグ時に有効に用いられる。
即ち、第１図において、TEST信号１２を
“０”に固定することによつてアンドゲート６は
閉じられ、その出力状態は全て“０”に固定され
る。この出力は命令レジスタ８に取り込まれて、
“０”でコード化された命令（上記のNOP命令）
として制御部９に転送される。この結果、制御部
９はナンドゲート５を介してトランスフアーゲー
ト３を開く信号C1を出力し、ROM１から読み出
された命令は出力部２へと導かれ外部でモニタさ
れる。更に、NOP命令の実行は最短処理サイク
ル即ち１マシンサイクルでその処理が終了するの
で制御部は１マシンサイクルの終了時にカウンタ
制御回路１１に信号C2を送つてプログラムカウ
ンタ１０の内容を＋１させるような制御を行な
う。この結果、＋１されたプログラムカウンタ１
０の内容によつて次のアドレスに設定されている
命令が読み出される。この命令は命令レジスタ８
へは転送されず出力部２から外部へ取り出される
だけである。一方、命令レジスタ８には制御部９
からのゲート制御信号C3（第１マシンサイクル
の開始時、もしくは第１マシンサイクル信号とク
ロツク信号との論理積によつて発生されるタイミ
ング信号）によつてNOP命令が設定される。こ
れはアンドゲート６の出力端を“０”に固定して
いるからである。従つて、制御部１はROM１か
ら命令が読み出される度にNOP命令を解読して
プログラムカウンタ１０をインクリメント（＋
１）する信号C2を最少処理時間で発生する。
“０”に固定することによつてアンドゲート６は
閉じられ、その出力状態は全て“０”に固定され
る。この出力は命令レジスタ８に取り込まれて、
“０”でコード化された命令（上記のNOP命令）
として制御部９に転送される。この結果、制御部
９はナンドゲート５を介してトランスフアーゲー
ト３を開く信号C1を出力し、ROM１から読み出
された命令は出力部２へと導かれ外部でモニタさ
れる。更に、NOP命令の実行は最短処理サイク
ル即ち１マシンサイクルでその処理が終了するの
で制御部は１マシンサイクルの終了時にカウンタ
制御回路１１に信号C2を送つてプログラムカウ
ンタ１０の内容を＋１させるような制御を行な
う。この結果、＋１されたプログラムカウンタ１
０の内容によつて次のアドレスに設定されている
命令が読み出される。この命令は命令レジスタ８
へは転送されず出力部２から外部へ取り出される
だけである。一方、命令レジスタ８には制御部９
からのゲート制御信号C3（第１マシンサイクル
の開始時、もしくは第１マシンサイクル信号とク
ロツク信号との論理積によつて発生されるタイミ
ング信号）によつてNOP命令が設定される。こ
れはアンドゲート６の出力端を“０”に固定して
いるからである。従つて、制御部１はROM１か
ら命令が読み出される度にNOP命令を解読して
プログラムカウンタ１０をインクリメント（＋
１）する信号C2を最少処理時間で発生する。
この様に本実施例によれば何等複雑な制御機構
を付加することなく、プログラムカウンタを最少
処理サイクルで変更することができるので、簡単
にかつ高速にROMのデバツクができる。
を付加することなく、プログラムカウンタを最少
処理サイクルで変更することができるので、簡単
にかつ高速にROMのデバツクができる。
尚、本発明はメモリの検査のみならず、例えば
マルチプロセツサ処理において他のプロセツサに
第１図のROMの命令を高速で与えるような場合
にも適用できる。しかも、この場合、制御部９へ
入力される命令をNOP命令にしておくことによ
り、このプロセツサの処理状態を破壊もしくは変
化することなくメモリ内容の読み出しができ、以
降の処理においても大変便利である。又、本実施
例ではNOP命令に固定する例を挙げたが、最少
マシンサイクル数で処理を終了するような別の命
令、例えばMOVE命令（アキユムレータの内容
をレジスタに転送する命令）やレジスタ選択命令
等に固定してもよい。更に、カウンタ制御回路１
１としては通常装置内部に含まれている論理演算
回路（ALU）やその他の加、演算回路を用いて
よい。その他、ROM１と制御部９との間のいづ
れかの場合に、読み出された命令を強制的に
NOP命令等最少処理命令に変更する回路を設け
てもよい。
マルチプロセツサ処理において他のプロセツサに
第１図のROMの命令を高速で与えるような場合
にも適用できる。しかも、この場合、制御部９へ
入力される命令をNOP命令にしておくことによ
り、このプロセツサの処理状態を破壊もしくは変
化することなくメモリ内容の読み出しができ、以
降の処理においても大変便利である。又、本実施
例ではNOP命令に固定する例を挙げたが、最少
マシンサイクル数で処理を終了するような別の命
令、例えばMOVE命令（アキユムレータの内容
をレジスタに転送する命令）やレジスタ選択命令
等に固定してもよい。更に、カウンタ制御回路１
１としては通常装置内部に含まれている論理演算
回路（ALU）やその他の加、演算回路を用いて
よい。その他、ROM１と制御部９との間のいづ
れかの場合に、読み出された命令を強制的に
NOP命令等最少処理命令に変更する回路を設け
てもよい。
第１図は本発明の一実施例を示す要部ブロツク
図である。 １……ROM、２……出力部、３……トランス
フアゲート、４……バス、５……ナンドゲート、
６……アンドゲート、７……トランスフアゲー
ト、８……インストラクシヨンレジスタ、９……
制御部、１０……プログラムカウンタ、１１……
カウンタ制御回路。
図である。 １……ROM、２……出力部、３……トランス
フアゲート、４……バス、５……ナンドゲート、
６……アンドゲート、７……トランスフアゲー
ト、８……インストラクシヨンレジスタ、９……
制御部、１０……プログラムカウンタ、１１……
カウンタ制御回路。
Claims (1)
- １ 処理時間の異なる複数の制御情報が記載され
ているメモリと、前記制御情報に基いてそれに割
り当てられている処理時間で処理で実行し、処理
終了信号を発生する処理部と、該処理終了信号に
応答して次に処理すべき制御情報を前記メモリか
ら読み出すメモリアクセス手段とを１チツプ上に
有する情報処理装置において、前記メモリに記憶
されている制御情報をチツプ外に出力する手段
と、該出力手段を通じて制御情報がチツプ外に出
力される時、最小の処理時間が割り当てられてい
る制御情報を前記処理部に与え、該処理部がその
制御情報を処理することにによつて発生する処理
終了信号に応答して前記メモリアクセス手段が最
小処理時間単位で前記メモリをアクセスできるよ
うにしたことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56018729A JPS57133597A (en) | 1981-02-10 | 1981-02-10 | Information processing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56018729A JPS57133597A (en) | 1981-02-10 | 1981-02-10 | Information processing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57133597A JPS57133597A (en) | 1982-08-18 |
| JPS6144346B2 true JPS6144346B2 (ja) | 1986-10-02 |
Family
ID=11979749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56018729A Granted JPS57133597A (en) | 1981-02-10 | 1981-02-10 | Information processing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57133597A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61101899U (ja) * | 1984-12-12 | 1986-06-28 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525868A (en) * | 1978-08-14 | 1980-02-23 | Nec Corp | Diagnostic system for control memory |
-
1981
- 1981-02-10 JP JP56018729A patent/JPS57133597A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5525868A (en) * | 1978-08-14 | 1980-02-23 | Nec Corp | Diagnostic system for control memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57133597A (en) | 1982-08-18 |
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