JPS6142961A - 薄膜電界効果トランジスタとその製造方法 - Google Patents
薄膜電界効果トランジスタとその製造方法Info
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- JPS6142961A JPS6142961A JP59165214A JP16521484A JPS6142961A JP S6142961 A JPS6142961 A JP S6142961A JP 59165214 A JP59165214 A JP 59165214A JP 16521484 A JP16521484 A JP 16521484A JP S6142961 A JPS6142961 A JP S6142961A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は薄膜電界効果トランジスタとその製造方法に係
り、特に液晶等と組合せて画像表示装置を構成するため
のシリコンを主成分とした非単結晶半導体薄膜電界効果
トランジスタ（以下ＴＰＴと略称する）とその製造方法
に関するものである。
り、特に液晶等と組合せて画像表示装置を構成するため
のシリコンを主成分とした非単結晶半導体薄膜電界効果
トランジスタ（以下ＴＰＴと略称する）とその製造方法
に関するものである。
従来例の構成とその問題点
近年、液晶画像表示素子の絵素数の増加に伴なって、Ｔ
ＰＴをスイッチング素子として利用されるようになって
きた。
ＰＴをスイッチング素子として利用されるようになって
きた。
以下に従来のＴＰＴについて説明する。第１図は従来の
ＴＰＴの断面図であり、（１）は透明絶縁基板、（２）
はゲート電極及びゲートバス配線となる第１の金属層、
（３）はゲート絶縁層、（４）は非単結晶シリコン半導
体層、（５）は表示絵素となる透明電極である。（６）
、（７）はドレイン、ソース電極及びソースバス配線と
なる第２の金属層で、アルミニウムで形成されている。
ＴＰＴの断面図であり、（１）は透明絶縁基板、（２）
はゲート電極及びゲートバス配線となる第１の金属層、
（３）はゲート絶縁層、（４）は非単結晶シリコン半導
体層、（５）は表示絵素となる透明電極である。（６）
、（７）はドレイン、ソース電極及びソースバス配線と
なる第２の金属層で、アルミニウムで形成されている。
（９）はリン等をドープし価電子制御したｎ型の非単結
晶シリコン層であり、チャンネルを形成する非単結晶シ
リコン半導体層（４）とソース、ドレイン電極（７）
（６）とのオーミック接続を得るために介在する。
晶シリコン層であり、チャンネルを形成する非単結晶シ
リコン半導体層（４）とソース、ドレイン電極（７）
（６）とのオーミック接続を得るために介在する。
上記のように構成されたＴＰＴについて、以下その動作
を説明する。ＴＰＴは多数基板上に配置され、液晶をス
イッチングし、高密度の液晶画像表示装置を構成する。
を説明する。ＴＰＴは多数基板上に配置され、液晶をス
イッチングし、高密度の液晶画像表示装置を構成する。
上記従来の構成ではチャンネルを構成する非単結晶シリ
コン半導体層（４）が露出しているために、前記チャン
ネル部に水分等が吸着しトランジスタ時性が変動して安
定な動作に支障をきたす、このような現象を防止するた
めに、ポリイミド、ＳｉＮｘ、Ｓｉｎ、等の絶縁薄膜等
で前記チャンネル部を保護する場合があるが、これらの
絶８１漠の形成には通常２００℃以上の温度を必要とす
る。また、液晶配向処理等のための配向膜にポリイミド
等の有機フィルムを使用する場合も、キュア温度として
１２００℃以上の温度が必要である。更に、非単結晶シ
リコンＴＰＴを安定させるためには２００℃以上の熱ア
ニールを行なうことが望ましい。
コン半導体層（４）が露出しているために、前記チャン
ネル部に水分等が吸着しトランジスタ時性が変動して安
定な動作に支障をきたす、このような現象を防止するた
めに、ポリイミド、ＳｉＮｘ、Ｓｉｎ、等の絶縁薄膜等
で前記チャンネル部を保護する場合があるが、これらの
絶８１漠の形成には通常２００℃以上の温度を必要とす
る。また、液晶配向処理等のための配向膜にポリイミド
等の有機フィルムを使用する場合も、キュア温度として
１２００℃以上の温度が必要である。更に、非単結晶シ
リコンＴＰＴを安定させるためには２００℃以上の熱ア
ニールを行なうことが望ましい。
以上のように通常、非単結晶シリコンＴＰＴを用いたデ
バイスでは、その製作工程中に２００℃以上の温度にさ
らされることが必要である。
バイスでは、その製作工程中に２００℃以上の温度にさ
らされることが必要である。
一方、従来のドレイン、ソース電極（６）（７）として
は配線抵抗が低く、かつ内部応力が小さいため０．５〜
１μｍと厚い成膜が可能であり５段差カバレジのよい配
線が得られるという理由からアルミニウムが使用される
が、アルミニウム（Ｓ ：Ｌを数％含むようなアルミニ
ウムも含む）を使用した場合には、２００℃以上の加熱
処理ではアルミニウムが非晶質シリコン中に拡散してし
まい、ＴＰＴの電気的特性が劣化する欠点を有している
。特に上記熱処理によりアルミニウム拡散してオーミッ
ク接続が不良となったり、ホール伝導によりオフ電流が
上昇したりした。またＴＰＴの耐熱性を上げるために、
ドレイン、ソース電極（６） （７）を形成する金属を
アルミニウムと非単結晶シリコン層に対して耐熱性の優
れた金属（熱処理によりシリコン中に拡散しない金属を
意味し、耐熱性金属と称す）との二層構造にすることは
特願昭５８−１２０５０８号にて提案されている。
は配線抵抗が低く、かつ内部応力が小さいため０．５〜
１μｍと厚い成膜が可能であり５段差カバレジのよい配
線が得られるという理由からアルミニウムが使用される
が、アルミニウム（Ｓ ：Ｌを数％含むようなアルミニ
ウムも含む）を使用した場合には、２００℃以上の加熱
処理ではアルミニウムが非晶質シリコン中に拡散してし
まい、ＴＰＴの電気的特性が劣化する欠点を有している
。特に上記熱処理によりアルミニウム拡散してオーミッ
ク接続が不良となったり、ホール伝導によりオフ電流が
上昇したりした。またＴＰＴの耐熱性を上げるために、
ドレイン、ソース電極（６） （７）を形成する金属を
アルミニウムと非単結晶シリコン層に対して耐熱性の優
れた金属（熱処理によりシリコン中に拡散しない金属を
意味し、耐熱性金属と称す）との二層構造にすることは
特願昭５８−１２０５０８号にて提案されている。
しかしながら、上記の従来の構成では、二層構造であっ
たので成膜およびパターニング工程が複雑となり、コス
ト高であるという問題があづた。
たので成膜およびパターニング工程が複雑となり、コス
ト高であるという問題があづた。
発明の目的
本発明は、上記従来の問題点を解消するもので、液晶画
像表示板の検力となる透明電極層を耐熱性金属として使
用することで、ＴＦＴの（７Ｊ頼性を向上できるととも
に、工程を簡略化することのできるＴＰＴを提供するこ
とを目的とするものである。
像表示板の検力となる透明電極層を耐熱性金属として使
用することで、ＴＦＴの（７Ｊ頼性を向上できるととも
に、工程を簡略化することのできるＴＰＴを提供するこ
とを目的とするものである。
発明の構成
本発明のＴＰＴは、ドレイン、ソース電極及びソースバ
ス配線となる金属層と非単結晶半導体層の間に透明電極
層を備えたものであり、前記非単結晶半導体層の熱処理
の際におこる前記金属層の拡散によりＴＰＴの電気的特
性が大幅に劣化することを減少できるとともに、装置と
して必要な透明電極を耐熱性金属として利用することに
より、被着形成及びノ々ターニング工程を簡略化するこ
とができる魁のである。また、透明電極とドレイン、ソ
ニス電極のパターニングを同一形状とするコトにより、
合せ精度が悪い状態においても、まず、ドレイン、ソー
ス電極をパターニングし１次にドレイン、ソース電極を
マスクとして利用して透明電極層をパターニングするこ
とにより、ドレイン、ソース電極と透明電極層の互いの
パターンが決してずれることがなく形成され（以後自己
整合と呼ぶ）、光透過面積比（絵素面積に対するＴＰＴ
の面積比を意味し、これが大きいほどより明るい透過画
像が得られる）の大きい液晶画像表示板が得られるもの
である。
ス配線となる金属層と非単結晶半導体層の間に透明電極
層を備えたものであり、前記非単結晶半導体層の熱処理
の際におこる前記金属層の拡散によりＴＰＴの電気的特
性が大幅に劣化することを減少できるとともに、装置と
して必要な透明電極を耐熱性金属として利用することに
より、被着形成及びノ々ターニング工程を簡略化するこ
とができる魁のである。また、透明電極とドレイン、ソ
ニス電極のパターニングを同一形状とするコトにより、
合せ精度が悪い状態においても、まず、ドレイン、ソー
ス電極をパターニングし１次にドレイン、ソース電極を
マスクとして利用して透明電極層をパターニングするこ
とにより、ドレイン、ソース電極と透明電極層の互いの
パターンが決してずれることがなく形成され（以後自己
整合と呼ぶ）、光透過面積比（絵素面積に対するＴＰＴ
の面積比を意味し、これが大きいほどより明るい透過画
像が得られる）の大きい液晶画像表示板が得られるもの
である。
実施例の説明
以下本発明の一実施例を図面に基づいて説明する。第２
図は逆スタガー型と呼ばれるＴＰＴの断面図を示し、（
１）は透明絶縁基板、（２）はゲート電極及びゲートバ
ス配線となる第１の金属層、（３）はゲート絶縁層、（
４）は非単結晶シリコン半導体層である。（６） （７
）はドレイン、ソース電極及びソースバス配線となる第
２の全１Ｍ層で、アルミニウムで形成されている。（８
）は例えばインジウムと錫の合金薄膜よりなる透明電極
層であり、非単結晶シリコン半導体層（４）と ドレイ
ン、ソース電極（６）（７）の間にはさまれ、液晶画像
表示板の絵素電極を兼ねる。（９）はリン等をドープし
価電子制御したｎ型の非単結晶シリコンであり、チャン
ネルを形成する半導体層（４）と ドレイン、ソース電
極（６） （７）とのオーミック接続を得るために介在
する。
図は逆スタガー型と呼ばれるＴＰＴの断面図を示し、（
１）は透明絶縁基板、（２）はゲート電極及びゲートバ
ス配線となる第１の金属層、（３）はゲート絶縁層、（
４）は非単結晶シリコン半導体層である。（６） （７
）はドレイン、ソース電極及びソースバス配線となる第
２の全１Ｍ層で、アルミニウムで形成されている。（８
）は例えばインジウムと錫の合金薄膜よりなる透明電極
層であり、非単結晶シリコン半導体層（４）と ドレイ
ン、ソース電極（６）（７）の間にはさまれ、液晶画像
表示板の絵素電極を兼ねる。（９）はリン等をドープし
価電子制御したｎ型の非単結晶シリコンであり、チャン
ネルを形成する半導体層（４）と ドレイン、ソース電
極（６） （７）とのオーミック接続を得るために介在
する。
透明電極層（８）の上にバス配線として用いないドレイ
ン電極（６）を残しても残さなくとも抵抗的には問題に
ならない、開口率の面からバス配線以外はアルミ配線を
残さない方がよいが、非単結晶シリコン半導体層（４）
等による段差をカバーするという理由から透明電極層（
８）の上にドレイン電極（６）を残す二層構造が望まし
い。
ン電極（６）を残しても残さなくとも抵抗的には問題に
ならない、開口率の面からバス配線以外はアルミ配線を
残さない方がよいが、非単結晶シリコン半導体層（４）
等による段差をカバーするという理由から透明電極層（
８）の上にドレイン電極（６）を残す二層構造が望まし
い。
第３図は第１の実施例のＴＦＴＭ造工程における断面図
を示すものである。第３図（ａ）において。
を示すものである。第３図（ａ）において。
透明絶縁基板（１）の上に、ゲート電極及びグー１−バ
ス配線となる第１の金Ｍ層（２）を形成し、この上にゲ
ート絶縁層（３）、非単結晶シリコン半導体層（４）、
リン等をドープし価電子制御したｎ型の非単結晶シリコ
ン層（９）をパターニング工程を通ることなく連続的に
成膜する０次に第１図（ｂ）のように、非単結晶シリコ
ン半導体層（４）とリン等をドープしたｎ型の非単結晶
シリコン層（９）を同一形状でパターニングする６次に
第１図（Ｃ）のように、透明電極ＮＪ（８）とアルミニ
ウムＷＪ（１０） （シリコンを数％含むようなアルミ
ニウムを含む）をパターニング工程を通ることなく連続
的に成膜する０次に第１図（ｄ）のように、アルミニウ
ムＷ （１０）と透明電極層（８）とリン等をドープし
価電子制御したｎ型の非単結晶シリコンＦ！ｊ（９）を
連続して自己整合的パターニングする６次に第１図（ｃ
）のように、アルミニウム！（１０）をパターニングし
て、ドレイン、ソース電極及びソースバス配線となる第
２の金属層（６） （７）を形成する。
ス配線となる第１の金Ｍ層（２）を形成し、この上にゲ
ート絶縁層（３）、非単結晶シリコン半導体層（４）、
リン等をドープし価電子制御したｎ型の非単結晶シリコ
ン層（９）をパターニング工程を通ることなく連続的に
成膜する０次に第１図（ｂ）のように、非単結晶シリコ
ン半導体層（４）とリン等をドープしたｎ型の非単結晶
シリコン層（９）を同一形状でパターニングする６次に
第１図（Ｃ）のように、透明電極ＮＪ（８）とアルミニ
ウムＷＪ（１０） （シリコンを数％含むようなアルミ
ニウムを含む）をパターニング工程を通ることなく連続
的に成膜する０次に第１図（ｄ）のように、アルミニウ
ムＷ （１０）と透明電極層（８）とリン等をドープし
価電子制御したｎ型の非単結晶シリコンＦ！ｊ（９）を
連続して自己整合的パターニングする６次に第１図（ｃ
）のように、アルミニウム！（１０）をパターニングし
て、ドレイン、ソース電極及びソースバス配線となる第
２の金属層（６） （７）を形成する。
第４図は第２の実施例のＴＰＴ製造工程における断面図
を示すものである。第４図（ａ）において。
を示すものである。第４図（ａ）において。
透明絶縁基板（１）の上に、ゲート電極及びゲートバス
配線となる第１の金属層（２）を形成する１次に第２図
（ｂ）のように、ゲート絶縁層（３）、非単結晶シリコ
ン半導体層（４）、ポリイミド、５ｆＮｘ、Ｓｉｎ、等
の絶縁膜（１１）をパターニングすることなく連続的に
形成する６次に第２図（ｃ）のように、絶縁膜（１１）
に非単結晶シリコン半導体層（４）に達するまでの穴を
あける０次に第２図（ｄ）のように、全面にリン等を゛
ドープしたｎ型の非単結晶シリコン層（９）を形成する
１次に第２図（ｅ）のように、リン等をドープ°したｎ
ｉの非単結晶シリ」ン居（９）と絶縁膜（１１）と非単
結晶シリコン半導体層（４）を同一形状に連続的にパタ
ーニングする。次に第２図（ｆ）のように、透明電極層
（８）とアルミニウム層（１０）をパターニングするこ
となく連続的に形成する。次に第２図（ｇ）のようにア
ルミニウム層（１０）をパターニングしてトレイン、ソ
・−スミ極及びソースバス配線となる第２の金属［（６
） （７）を形成する。
配線となる第１の金属層（２）を形成する１次に第２図
（ｂ）のように、ゲート絶縁層（３）、非単結晶シリコ
ン半導体層（４）、ポリイミド、５ｆＮｘ、Ｓｉｎ、等
の絶縁膜（１１）をパターニングすることなく連続的に
形成する６次に第２図（ｃ）のように、絶縁膜（１１）
に非単結晶シリコン半導体層（４）に達するまでの穴を
あける０次に第２図（ｄ）のように、全面にリン等を゛
ドープしたｎ型の非単結晶シリコン層（９）を形成する
１次に第２図（ｅ）のように、リン等をドープ°したｎ
ｉの非単結晶シリ」ン居（９）と絶縁膜（１１）と非単
結晶シリコン半導体層（４）を同一形状に連続的にパタ
ーニングする。次に第２図（ｆ）のように、透明電極層
（８）とアルミニウム層（１０）をパターニングするこ
となく連続的に形成する。次に第２図（ｇ）のようにア
ルミニウム層（１０）をパターニングしてトレイン、ソ
・−スミ極及びソースバス配線となる第２の金属［（６
） （７）を形成する。
このように本実施例によれば、透明電極層を非単結晶シ
リコン半導体層とドレイン、ソース電極及びソースバス
配線のアルミニウム層の間にはさんだことにより、ＴＰ
Ｔの耐熱性を２５０℃以上にあげることができて、ゲー
ト絶縁膜及び非単結晶半導体膜の形成温度程度の耐熱性
を有せしめることができ、アルミニウム層と非単結晶シ
リコン半心体の間に耐熱性金属をわざわざ被着形成して
パターニングするという工程をなくすことができる。
リコン半導体層とドレイン、ソース電極及びソースバス
配線のアルミニウム層の間にはさんだことにより、ＴＰ
Ｔの耐熱性を２５０℃以上にあげることができて、ゲー
ト絶縁膜及び非単結晶半導体膜の形成温度程度の耐熱性
を有せしめることができ、アルミニウム層と非単結晶シ
リコン半心体の間に耐熱性金属をわざわざ被着形成して
パターニングするという工程をなくすことができる。
また、アルミニウム層がその下の透明電極層の保護膜と
して利用出来る。また、透明電極層がそのまま表面に現
われるため、液晶を駆動させるために印加した電圧が電
圧降下をおこすことなく有効に液晶にかかる。また、ド
レイン、ソース電極及びソースバス配線のアルミニウム
層と透明電極層を連続的にパターニング出来るため、Ｔ
ＰＴのチャンネル形成を自己整合的におこなえる。更に
バス配線と外部端子を異方向性導電性ゴム等によりボン
ディングするには、透明電極である方が信頼性の点で有
効であるが、本発明の構成においては容易にバス配線の
取り出し部を透明電極にすることができる。
して利用出来る。また、透明電極層がそのまま表面に現
われるため、液晶を駆動させるために印加した電圧が電
圧降下をおこすことなく有効に液晶にかかる。また、ド
レイン、ソース電極及びソースバス配線のアルミニウム
層と透明電極層を連続的にパターニング出来るため、Ｔ
ＰＴのチャンネル形成を自己整合的におこなえる。更に
バス配線と外部端子を異方向性導電性ゴム等によりボン
ディングするには、透明電極である方が信頼性の点で有
効であるが、本発明の構成においては容易にバス配線の
取り出し部を透明電極にすることができる。
また、本発明は、基板側から順にドレイン、ソース電極
、非単結晶シリコン半導体層、ゲート絶縁層、ゲート電
極及びゲート配線で形成される類スタガー型ＴＰＴの構
造においても利用できる。
、非単結晶シリコン半導体層、ゲート絶縁層、ゲート電
極及びゲート配線で形成される類スタガー型ＴＰＴの構
造においても利用できる。
更にソース、ドレインのバス配線としてアルミニウムが
最適であるが、その他の金属を用いても本発明の機能及
び効果がそこなわれるものでなく有効である。
最適であるが、その他の金属を用いても本発明の機能及
び効果がそこなわれるものでなく有効である。
また、以上は液晶を用いたデバイスを主に説明したが、
本発明はこれに限るものではなく、光入射側に透明電極
層を有するイメージセンサとＴＰＴを組合せた装置等に
も有効である。
本発明はこれに限るものではなく、光入射側に透明電極
層を有するイメージセンサとＴＰＴを組合せた装置等に
も有効である。
発明の効果
以上本発明によれば、非単結晶半導体層とソース、ドレ
イン電極及びバス配線となる第２の金属層の間に透明電
極層を設けたことにより、ＴＰＴの耐熱性を上げること
ができ、さらに前記透明電極層を絵素をかねることによ
り、液晶を電圧降下をおこすことなく有効に駆動できる
という効果を得ることができる優れたＴＰＴを実現でき
るものである。
イン電極及びバス配線となる第２の金属層の間に透明電
極層を設けたことにより、ＴＰＴの耐熱性を上げること
ができ、さらに前記透明電極層を絵素をかねることによ
り、液晶を電圧降下をおこすことなく有効に駆動できる
という効果を得ることができる優れたＴＰＴを実現でき
るものである。
第１図は従来のＴＰＴの断面図、第２図は本発明の第１
の実施例におけるＴＰＴの断面図、第３図（ａ）〜（ｅ
）は第１の実施例の工程断面図、第４図（’ａ）〜（ｇ
）は第２の実施例の工程断面図である。 （１）・・・透明絶縁基板、（２）・・・ゲート電極及
びゲートバス配線、（３）・・・ゲート絶縁層、（４）
・・・非単結晶シリコン半導体層、（５）・・・透明電
極層、（６）・・・ドレイン電極、（７）・・・ソース
電極及びソースバス配線、（８）・・・透明電極層、（
９）・・・リン等をドープし価電子制御したｎ型の非単
結晶シリコン層、（１０）・・・アルミニウム層、（１
１）・・・絶縁膜 代理人 森 本 義 臥 梁１因 第２図 第３図 ２４ Ｊ ／ 第３図 １ Ｊ／
の実施例におけるＴＰＴの断面図、第３図（ａ）〜（ｅ
）は第１の実施例の工程断面図、第４図（’ａ）〜（ｇ
）は第２の実施例の工程断面図である。 （１）・・・透明絶縁基板、（２）・・・ゲート電極及
びゲートバス配線、（３）・・・ゲート絶縁層、（４）
・・・非単結晶シリコン半導体層、（５）・・・透明電
極層、（６）・・・ドレイン電極、（７）・・・ソース
電極及びソースバス配線、（８）・・・透明電極層、（
９）・・・リン等をドープし価電子制御したｎ型の非単
結晶シリコン層、（１０）・・・アルミニウム層、（１
１）・・・絶縁膜 代理人 森 本 義 臥 梁１因 第２図 第３図 ２４ Ｊ ／ 第３図 １ Ｊ／
Claims (1)
- 【特許請求の範囲】 １、基板の一主面上に選択的に形成された第１の金属層
と、絶縁薄膜層を介して前記第１の金属層と一部重り合
うように形成されたシリコンを主成分とする非単結晶半
導体層と、前記非単結晶半導体層と一部重り合うように
形成された透明電極層と、前記透明電極層を介して前記
非単結晶半導体層と一部重り合うように形成された第２
の金属層とを有する薄膜電界効果トランジスタ。 ２、第２の金属層がアルミニウムを主成分とする導体薄
膜であることを特徴とする特許請求の範囲第１項記載の
薄膜電界効果トランジスタ。 ３、透明電極層がインジウムと錫の合金酸化膜であるこ
とを特徴とする特許請求の範囲第１項記載の薄膜電界効
果トランジスタ。 ４、透明電極層を液晶画像表示素子の絵素電極を構成す
る透明電極として用いたことを特徴とする特許請求の範
囲第１項記載の薄膜電界効果トランジスタ。 ５、透明電極層と非単結晶半導体層とが不純物を含み価
電子制御されたシリコンを主成分とする第２の非単結晶
半導体層を介して形成されることを特徴とする特許請求
の範囲第１項記載の薄膜電界効果トランジスタ。 ６、一部または全部が絶縁薄膜で保護されていることを
特徴とする特許請求の範囲第１項記載の薄膜電界効果ト
ランジスタ。 ７、絶縁薄膜がポリイミド、窒化シリコン、酸化シリコ
ンのいずれかであり、前記絶縁薄膜が２００℃以上で形
成されてなることを特徴とする特許請求の範囲第６項記
載の薄膜電界効果トランジスタ。 ８、基板上に形成されたシリコンを主成分とする非単結
晶半導体層上に、透明電極層と金属層をパターニング工
程を通ることなく連続的に形成する工程と、前記透明電
極層と前記金属層が同一形状でのパターニングされる第
１のパターニング工程と、パターニングされた前記金属
層が更に前記第１のパターニング工程と異なる形状でパ
ターニングされる第２のパターニング工程とを含むこと
を特徴とする薄膜電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165214A JPS6142961A (ja) | 1984-08-07 | 1984-08-07 | 薄膜電界効果トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59165214A JPS6142961A (ja) | 1984-08-07 | 1984-08-07 | 薄膜電界効果トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142961A true JPS6142961A (ja) | 1986-03-01 |
| JPH0530057B2 JPH0530057B2 (ja) | 1993-05-07 |
Family
ID=15808013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59165214A Granted JPS6142961A (ja) | 1984-08-07 | 1984-08-07 | 薄膜電界効果トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142961A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209862A (ja) * | 1986-03-10 | 1987-09-16 | Matsushita Electric Ind Co Ltd | 薄膜半導体デバイス |
| JPH01250929A (ja) * | 1988-03-31 | 1989-10-05 | Casio Comput Co Ltd | 薄膜トランジスタパネルの製造方法 |
| US4951113A (en) * | 1988-11-07 | 1990-08-21 | Xerox Corporation | Simultaneously deposited thin film CMOS TFTs and their method of fabrication |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5455182A (en) * | 1990-11-02 | 1995-10-03 | Sharp Kabushiki Kaisha | Semiconductor process for forming channel layer with passivated covering |
| JP2000101091A (ja) * | 1998-09-28 | 2000-04-07 | Sharp Corp | 薄膜トランジスタ |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101798085B1 (ko) * | 2013-03-01 | 2017-11-16 | 고쿠리츠다이가쿠호우진 도쿄다이가쿠 | 조밀한 부분 및 성긴 부분을 갖는 단층 카본 나노튜브를 갖는 막과 그 제조 방법, 및 그 막을 갖는 재료와 그 제조 방법 |
-
1984
- 1984-08-07 JP JP59165214A patent/JPS6142961A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62209862A (ja) * | 1986-03-10 | 1987-09-16 | Matsushita Electric Ind Co Ltd | 薄膜半導体デバイス |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| JPH01250929A (ja) * | 1988-03-31 | 1989-10-05 | Casio Comput Co Ltd | 薄膜トランジスタパネルの製造方法 |
| US4951113A (en) * | 1988-11-07 | 1990-08-21 | Xerox Corporation | Simultaneously deposited thin film CMOS TFTs and their method of fabrication |
| US5455182A (en) * | 1990-11-02 | 1995-10-03 | Sharp Kabushiki Kaisha | Semiconductor process for forming channel layer with passivated covering |
| JP2000101091A (ja) * | 1998-09-28 | 2000-04-07 | Sharp Corp | 薄膜トランジスタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0530057B2 (ja) | 1993-05-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |