JPS6142185Y2 - - Google Patents
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- Publication number
- JPS6142185Y2 JPS6142185Y2 JP19389881U JP19389881U JPS6142185Y2 JP S6142185 Y2 JPS6142185 Y2 JP S6142185Y2 JP 19389881 U JP19389881 U JP 19389881U JP 19389881 U JP19389881 U JP 19389881U JP S6142185 Y2 JPS6142185 Y2 JP S6142185Y2
- Authority
- JP
- Japan
- Prior art keywords
- parity
- signal
- parity checker
- circuit
- checker
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000007257 malfunction Effects 0.000 claims description 11
- 230000002265 prevention Effects 0.000 claims description 8
- 238000013500 data storage Methods 0.000 claims description 2
- 238000001514 detection method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000000630 rising effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000001934 delay Effects 0.000 description 1
- 230000001629 suppression Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【考案の詳細な説明】
本考案はデータとそのデータのパリテイビツト
の立上りの時間差により発生するパリテイチエツ
カの誤動作を防止する回路に関する。
の立上りの時間差により発生するパリテイチエツ
カの誤動作を防止する回路に関する。
第１図と第３図はそれぞれパリテイチエツカ中
心の従来のコンピユータシステムの構成とその動
作波形を示す図である。
心の従来のコンピユータシステムの構成とその動
作波形を示す図である。
CPU４によつてメモリ５から読み出される命
令8bitのDATAとパリテイ用メモリ６から読出さ
れる1bitのパリテイビツトPBはパリテイチエツ
カ８に入力され、エラー検出が行なわれる。エラ
ー検出はCPU４の読み出し期間であるフエツチ
サイクル時すなわち読み出しパルスが
“０”の時点で行なわれる。回路上はパリテイチ
エツカが行なわれるアドレス区間で発生する
ADGとCPU読み出しパルスMRDとNANDを取つ
た出力INHが“０”になつた時点で、エラー検出
が行なわれる。
令8bitのDATAとパリテイ用メモリ６から読出さ
れる1bitのパリテイビツトPBはパリテイチエツ
カ８に入力され、エラー検出が行なわれる。エラ
ー検出はCPU４の読み出し期間であるフエツチ
サイクル時すなわち読み出しパルスが
“０”の時点で行なわれる。回路上はパリテイチ
エツカが行なわれるアドレス区間で発生する
ADGとCPU読み出しパルスMRDとNANDを取つ
た出力INHが“０”になつた時点で、エラー検出
が行なわれる。
信号は第３図に示すようにプログラムに
よりフエツチと実行サイクル幅が任意に変化する
信号であるので注意を要する。
よりフエツチと実行サイクル幅が任意に変化する
信号であるので注意を要する。
またコンピユータシステムでのフエツチおよび
実行時間は数μsec程度であり、信号の遅延等考
慮しなければならない。
実行時間は数μsec程度であり、信号の遅延等考
慮しなければならない。
そのため、上記のような構成だけであると、
CPUからの読み出し信号により、読み出さ
れるDATAとPBの立上りの時間差からチエツク
期間前半に第３図，に示すような擬似エラー
信号ERRが発生し、誤つたERR検出を行なう。
このような擬似ERR信号を除去するため従来回
路は立上り時間を揃えるためにまたはノイズ除去
用に第１図に示すようにデータバス、パリテイビ
ツト信号線およびERR信号線にコンデンサC1〜
C3を付加していた。
CPUからの読み出し信号により、読み出さ
れるDATAとPBの立上りの時間差からチエツク
期間前半に第３図，に示すような擬似エラー
信号ERRが発生し、誤つたERR検出を行なう。
このような擬似ERR信号を除去するため従来回
路は立上り時間を揃えるためにまたはノイズ除去
用に第１図に示すようにデータバス、パリテイビ
ツト信号線およびERR信号線にコンデンサC1〜
C3を付加していた。
しかし、データビツトが例えば８ビツトであれ
ば、他の信号線の分を加えてコンデンサは10個と
部品点数が多くなり、またその調整も複雑である
という欠点があつた。
ば、他の信号線の分を加えてコンデンサは10個と
部品点数が多くなり、またその調整も複雑である
という欠点があつた。
なお、第３図の期間はパリテイエラーがない
のでERR信号は“１”、期間はパリテイエラー
があつたのでERR信号は“０”、期間はと同
じようにERR信号は１、期間はパリテイエラ
ーはないが、DATAとPBとの立上りに時間差が
あるので前半にERR信号が２発擬似的に出力さ
れ、後にパリテイエラーがないことを示す
“１”、期間はと同じように後でERR信号が
“１”になる例を示したものである。
のでERR信号は“１”、期間はパリテイエラー
があつたのでERR信号は“０”、期間はと同
じようにERR信号は１、期間はパリテイエラ
ーはないが、DATAとPBとの立上りに時間差が
あるので前半にERR信号が２発擬似的に出力さ
れ、後にパリテイエラーがないことを示す
“１”、期間はと同じように後でERR信号が
“１”になる例を示したものである。
本考案の目的はパリテイチエツク期間にパリテ
イチエツクを抑止する時間的な窓を設けることに
より前述の欠点を除去し、安定にパリテイチツク
動作を行なわせることのできるパリテイチエツカ
誤動作防止回路を提供することにある。
イチエツクを抑止する時間的な窓を設けることに
より前述の欠点を除去し、安定にパリテイチツク
動作を行なわせることのできるパリテイチエツカ
誤動作防止回路を提供することにある。
前記目的を達成するために本考案によるパリテ
イチエツカ誤動作防止回路は命令読出しパルスを
受けるモノマルチ回路とその出力がパリテイチエ
ツカに入力するゲート回路とからなり、前記命令
読出しパルスを受けたとき、所定の長さの信号を
発生し、その信号でコンピユータシステム等にお
けるフエツチサイクル開始から前記所定の時間だ
けパリテイチエツカのチエツクを抑制し、命令読
出し時のデータ格納メモリとパリテイ用メモリの
立上り時間差によるパリテイチエツカの誤動作を
防止するように構成してある。
イチエツカ誤動作防止回路は命令読出しパルスを
受けるモノマルチ回路とその出力がパリテイチエ
ツカに入力するゲート回路とからなり、前記命令
読出しパルスを受けたとき、所定の長さの信号を
発生し、その信号でコンピユータシステム等にお
けるフエツチサイクル開始から前記所定の時間だ
けパリテイチエツカのチエツクを抑制し、命令読
出し時のデータ格納メモリとパリテイ用メモリの
立上り時間差によるパリテイチエツカの誤動作を
防止するように構成してある。
前記構成によれば本考案の目的は完全に達成さ
れる。
れる。
以下、図面等を参照して本考案をさらに詳しく
説明する。
説明する。
第２図は本考案によるパリテイチエツカ誤動作
防止回路を含むコンピユータシステムの一実施例
を示すブロツク図である。第１図のコンデンサ
C1，C2，C3の代わりにインバータとNANDゲー
ト９の一方の入力端子間に本考案の回路が挿入さ
れる。パリテイチエツク誤動作防止回路３はイン
バータから出力されるMRD信号の立上りにより
トリガされワンシヨツトパルスを出力するモノマ
ルチ回路１と、モノマルチ回路１の出力と
MRD信号を入力とし、その出力がWIN信号とな
るゲート回路２より構成されている。CPU４よ
り命令のフエツチサイクル時の読出しパルス
MRD信号が入力すると、一定時間WIN信号によ
つて、パリテイチエツカ８のエラー検出が抑止さ
れる。すなわち、そのための時間的な窓が作られ
る。
防止回路を含むコンピユータシステムの一実施例
を示すブロツク図である。第１図のコンデンサ
C1，C2，C3の代わりにインバータとNANDゲー
ト９の一方の入力端子間に本考案の回路が挿入さ
れる。パリテイチエツク誤動作防止回路３はイン
バータから出力されるMRD信号の立上りにより
トリガされワンシヨツトパルスを出力するモノマ
ルチ回路１と、モノマルチ回路１の出力と
MRD信号を入力とし、その出力がWIN信号とな
るゲート回路２より構成されている。CPU４よ
り命令のフエツチサイクル時の読出しパルス
MRD信号が入力すると、一定時間WIN信号によ
つて、パリテイチエツカ８のエラー検出が抑止さ
れる。すなわち、そのための時間的な窓が作られ
る。
第４図は本考案回路を設けた場合のパリテイチ
エツカの動作を説明するためのタイムチヤートで
ある。図に示すようにMRD信号が“１”になる
とMM出力は所定期間“０”となり、INH信号
はMM出力が“１”に復帰した時点で“０”と
なり、この期間でパリテイチエツクを可能とす
る。時間的なチエツク抑止の窓を設定された
WIN信号はメモリからのデータとPBの立上り期
間を避け、ノイズに影響を受け易い部分と立上り
の不揃い部分をチエツクしないようにしてあるの
で従来のような擬似ERR信号は発生しない。ま
たパリテイチエツカのチエツク期間は斜線部分で
示すようにデータとPBが立上がつて充分安定し
た時間で行なつているので極めて安定な動作とな
る。
エツカの動作を説明するためのタイムチヤートで
ある。図に示すようにMRD信号が“１”になる
とMM出力は所定期間“０”となり、INH信号
はMM出力が“１”に復帰した時点で“０”と
なり、この期間でパリテイチエツクを可能とす
る。時間的なチエツク抑止の窓を設定された
WIN信号はメモリからのデータとPBの立上り期
間を避け、ノイズに影響を受け易い部分と立上り
の不揃い部分をチエツクしないようにしてあるの
で従来のような擬似ERR信号は発生しない。ま
たパリテイチエツカのチエツク期間は斜線部分で
示すようにデータとPBが立上がつて充分安定し
た時間で行なつているので極めて安定な動作とな
る。
以上、詳しく説明したように本考案によれば簡
単な回路をパリテイチエツカに付加することによ
り動作上信頼度の高いパリテイチエツカを実現で
きる。
単な回路をパリテイチエツカに付加することによ
り動作上信頼度の高いパリテイチエツカを実現で
きる。
第１図は従来のパリテイチエツカを含むコンピ
ユータシステムのブロツク図、第２図は本考案に
よるパリテイチエツカ誤動作防止回路を含むコン
ピユータシステムの一実施例を示すブロツク図、
第３，４図は従来例と本考案回路を含むコンピユ
ータシステムの動作をそれぞれ説明するためのタ
イムチヤートである。 １……モノマルチ回路、２，９……ゲート回
路、３……パリテイチエツカ誤動作防止回路、４
……CPU、５……メモリ、６……パリテイ用メ
モリ、７……アドレスゲート、８……パリテイチ
エツカ。
ユータシステムのブロツク図、第２図は本考案に
よるパリテイチエツカ誤動作防止回路を含むコン
ピユータシステムの一実施例を示すブロツク図、
第３，４図は従来例と本考案回路を含むコンピユ
ータシステムの動作をそれぞれ説明するためのタ
イムチヤートである。 １……モノマルチ回路、２，９……ゲート回
路、３……パリテイチエツカ誤動作防止回路、４
……CPU、５……メモリ、６……パリテイ用メ
モリ、７……アドレスゲート、８……パリテイチ
エツカ。
Claims (1)
- 命令読出しパルスを受けるモノマルチ回路とそ
の出力がパリテイチエツカに入力するゲート回路
とからなり、前記命令読出しパルスを受けたと
き、所定の長さの信号を発生し、その信号でコン
ピユータシステム等におけるフエツチサイクルの
開始から前記所定の時間だけパリテイチエツカの
チエツクを抑止し、命令読出し時のデータ格納メ
モリとパリテイ用メモリの立上り時間差によるパ
リテイチエツカの誤動作を防止することを特徴と
するパリテイチエツカ誤動作防止回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389881U JPS58101252U (ja) | 1981-12-25 | 1981-12-25 | パリテイチエツカ誤動作防止回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19389881U JPS58101252U (ja) | 1981-12-25 | 1981-12-25 | パリテイチエツカ誤動作防止回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58101252U JPS58101252U (ja) | 1983-07-09 |
| JPS6142185Y2 true JPS6142185Y2 (ja) | 1986-12-01 |
Family
ID=30107234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19389881U Granted JPS58101252U (ja) | 1981-12-25 | 1981-12-25 | パリテイチエツカ誤動作防止回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58101252U (ja) |
-
1981
- 1981-12-25 JP JP19389881U patent/JPS58101252U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58101252U (ja) | 1983-07-09 |
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