JPS6142155A - 半導体基板の製造方法 - Google Patents
半導体基板の製造方法Info
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- JPS6142155A JPS6142155A JP16405684A JP16405684A JPS6142155A JP S6142155 A JPS6142155 A JP S6142155A JP 16405684 A JP16405684 A JP 16405684A JP 16405684 A JP16405684 A JP 16405684A JP S6142155 A JPS6142155 A JP S6142155A
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- semiconductor substrate
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- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/11—Manufacturing methods
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- H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
- H01L2224/13001—Core members of the bump connector
- H01L2224/13099—Material
-
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01078—Platinum [Pt]
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体基板の製造方法に関する。
（従来の技術）
第２図に示すように、一般に１回路素子が形成された半
導体基板２０上には、外部電極と接続するためのパッド
電極２１が設けられているが、このパッド電極２１上に
バンプ接点２２を設けることがある。
導体基板２０上には、外部電極と接続するためのパッド
電極２１が設けられているが、このパッド電極２１上に
バンプ接点２２を設けることがある。
図において、２３は下地酸化膜、２４はフォスフオシリ
ケードガラス（ＰＳＧ）等のカバーグラス、２５は多層
蒸着膜、２６は表面層である。この場合、カバーグラス
２４の窓開は寸法をＳ、多層蒸着膜２５の寸法をＥ、バ
ンプ２２の設計寸法をＢｌ、バンプ２２の出来上がり寸
法を８２とすると、Ｂ１≦ＳＥＥの大小関係が必要とな
る。
ケードガラス（ＰＳＧ）等のカバーグラス、２５は多層
蒸着膜、２６は表面層である。この場合、カバーグラス
２４の窓開は寸法をＳ、多層蒸着膜２５の寸法をＥ、バ
ンプ２２の設計寸法をＢｌ、バンプ２２の出来上がり寸
法を８２とすると、Ｂ１≦ＳＥＥの大小関係が必要とな
る。
（発明が解決しようとする問題点）
すなわち、第３図に示すように、Ｓ＜Ｂｌ≦Ｅの場合に
は、バンプ２２の形成後、外部引出電極（図示省略）と
バンプ２２とは熱圧着で接合されるが、その時の圧力で
カバーグラス２４の窓開は部近傍２４ａにクランクが入
り、信頼性を低下させる要因となる。また、第４図に示
すように、Ｂ１≦Ｅ＜Ｓの場合には、パッド電極２１に
多層蒸着膜２５によって被着されない露出部２１ａを生
じる。これも耐食性の高い多層蒸着膜２５で覆われたも
のに比べて信頼性を低下させる要因となる。
は、バンプ２２の形成後、外部引出電極（図示省略）と
バンプ２２とは熱圧着で接合されるが、その時の圧力で
カバーグラス２４の窓開は部近傍２４ａにクランクが入
り、信頼性を低下させる要因となる。また、第４図に示
すように、Ｂ１≦Ｅ＜Ｓの場合には、パッド電極２１に
多層蒸着膜２５によって被着されない露出部２１ａを生
じる。これも耐食性の高い多層蒸着膜２５で覆われたも
のに比べて信頼性を低下させる要因となる。
しかも、多層蒸着膜２５のエツチング時にパッド電極２
１の露出部２１ａがエツチング液に浸されるという不具
合がある。
１の露出部２１ａがエツチング液に浸されるという不具
合がある。
一方、多層蒸着膜２５の寸法Ｅとバンプ２２の設計寸法
Ｂ１との関係をＢｌ＜Ｅとするには。
Ｂ１との関係をＢｌ＜Ｅとするには。
■ バンプ２２の形成前にホトリソグラフィ工程（ホト
レジスト塗布−プリベーク−露光−現像−ボストベーク
−表面層エツチング−ホトレジスト除去）により所望の
パターンに蒸着膜を形成し、その後、再度バンプ形成用
のパターンをホトリソグラフィ工程で形成する方法。
レジスト塗布−プリベーク−露光−現像−ボストベーク
−表面層エツチング−ホトレジスト除去）により所望の
パターンに蒸着膜を形成し、その後、再度バンプ形成用
のパターンをホトリソグラフィ工程で形成する方法。
■ リフトオフ方式で形成する方法。
等がある。何れの場合も蒸着膜形成用のホトリソグラフ
ィ工程とバンプ形成用のホトリソグラフィ工程の２回の
ホトリソグラフィ工程を必要とする。
ィ工程とバンプ形成用のホトリソグラフィ工程の２回の
ホトリソグラフィ工程を必要とする。
また、Ｂ１＝Ｅとすれば、バンプ２２をマスクとして不
要な蒸着膜を除去でき、ホトリソグラフィ工程は１回で
済むが、上述したような、カバーグラス２４のクランク
発生による信顛性の低下（第３図）、パッド電極２１の
露出による信頼性の低下およびエツチング液による露出
部２１ａのエツチング（第４図）等の問題がある。
要な蒸着膜を除去でき、ホトリソグラフィ工程は１回で
済むが、上述したような、カバーグラス２４のクランク
発生による信顛性の低下（第３図）、パッド電極２１の
露出による信頼性の低下およびエツチング液による露出
部２１ａのエツチング（第４図）等の問題がある。
（問題点を解決するための手段）
本発明に係る半導体基板の製造方法は、半導体基板上に
形成した下地酸化膜上にパッド電極を形成し、該パッド
電極を含む下地酸化膜上にカバーグラスを被着するとと
もに、前記パッド電極の中央部のカバーグラスを除去し
てパッド電極上に窓開は部を形成する工程と、該窓開は
部およびカバーグラスの表面全体に蒸着膜を形成する工
程と。
形成した下地酸化膜上にパッド電極を形成し、該パッド
電極を含む下地酸化膜上にカバーグラスを被着するとと
もに、前記パッド電極の中央部のカバーグラスを除去し
てパッド電極上に窓開は部を形成する工程と、該窓開は
部およびカバーグラスの表面全体に蒸着膜を形成する工
程と。
該窓開は部に形成した蒸着膜上に、メ・ツキによってバ
ンプ本体およびバンプ本体より径大のバンプ頭部を有す
るバンプを形成する工程と、バンプ頭部をマスクとして
蒸着膜の表面をドライエ・クランクで除去し、蒸着膜の
出来上がり寸法がバンプ本体の寸法より大きく、ほぼバ
ンプ頭部の寸法と同一となるように形成する工程とを備
えてなるものである。
ンプ本体およびバンプ本体より径大のバンプ頭部を有す
るバンプを形成する工程と、バンプ頭部をマスクとして
蒸着膜の表面をドライエ・クランクで除去し、蒸着膜の
出来上がり寸法がバンプ本体の寸法より大きく、ほぼバ
ンプ頭部の寸法と同一となるように形成する工程とを備
えてなるものである。
（作用）
メッキによって、バンプ本体および該バンプ本体より径
大のバンプ頭部を有する略きのこ形のバンプを形成し、
バンプ頭部をマスクとして半導体基板上の多層蒸着膜の
表面層をドライエツチングで除去すると１表面層が垂直
方向に工・クランクされ、バンプ頭部の出来上がり寸法
とほぼ同じ寸法の多層蒸着膜がエツチングされずに残る
ことになる。
大のバンプ頭部を有する略きのこ形のバンプを形成し、
バンプ頭部をマスクとして半導体基板上の多層蒸着膜の
表面層をドライエツチングで除去すると１表面層が垂直
方向に工・クランクされ、バンプ頭部の出来上がり寸法
とほぼ同じ寸法の多層蒸着膜がエツチングされずに残る
ことになる。
（実施例）
第１図（１１〜（７）は本発明に係るバンプの製造工程
の一例を示している。
の一例を示している。
（１） シリコン等の半導体基板１上に８８０□等の
下地酸化膜２を形成し、該下地酸化膜２上にパッド電極
形成用のアルミニウム膜３を被着する〔第１図（１）〕
。
下地酸化膜２を形成し、該下地酸化膜２上にパッド電極
形成用のアルミニウム膜３を被着する〔第１図（１）〕
。
（２） アルミニウム膜のうちパッド電極部３ａを残
して他を除去し、その後、絶縁保護膜としてのフォスフ
オシリケードガラス（ＰＳＧ）等のカバーグラス４を被
着し、前記パッド電極部３ａの周縁部を残してその中央
部のカバーグラス４を除去し、窓開は部５を形成する（
第１図（２）〕。
して他を除去し、その後、絶縁保護膜としてのフォスフ
オシリケードガラス（ＰＳＧ）等のカバーグラス４を被
着し、前記パッド電極部３ａの周縁部を残してその中央
部のカバーグラス４を除去し、窓開は部５を形成する（
第１図（２）〕。
（３）次に、多層蒸着膜６を蒸着法により全面に形成す
る〔第１図（３）〕。
る〔第１図（３）〕。
多層蒸着膜６は５例えばＴ、−Ｗ、Ｃ，−Ｃ。
−Ａ、等の複数層からなる。このうち、Ｔ８゜Ｃｒは前
記パッド電極部３ａおよびカバーグラス４との密着力を
高めるものである。
記パッド電極部３ａおよびカバーグラス４との密着力を
高めるものである。
（４）前記多層蒸着膜６上に、メッキマスク用のホトレ
ジス・ドアを前記窓開は部５を除いて設ける〔第１図（
４）〕。
ジス・ドアを前記窓開は部５を除いて設ける〔第１図（
４）〕。
（５） 前記多層蒸着膜６を負のメッキ用電極として
。
。
前記窓開は部５の多層蒸着膜６上にＡ、からなるバンブ
８を形成し、この後、ホトレジスト７を除去する。この
ようにすると、バンブ８はバンブ頭部８ａがバンブ本体
８ｂより径大なきのこ形となる〔第１図（５）〕。
８を形成し、この後、ホトレジスト７を除去する。この
ようにすると、バンブ８はバンブ頭部８ａがバンブ本体
８ｂより径大なきのこ形となる〔第１図（５）〕。
ω） 次に、このバンブ８のバンプ頭部８ａをマスクと
して多層蒸着膜６の表面層６ａをドライエツチングして
除去する〔第１図（６）〕。このように、バンプ８の形
成後にドライエツチングを行うと、ドライエツチングの
等方性により、バンブ８の頭部８ａの直下に位置する多
層蒸着膜６０表面層６ａは除去されずに残る。
して多層蒸着膜６の表面層６ａをドライエツチングして
除去する〔第１図（６）〕。このように、バンプ８の形
成後にドライエツチングを行うと、ドライエツチングの
等方性により、バンブ８の頭部８ａの直下に位置する多
層蒸着膜６０表面層６ａは除去されずに残る。
（７） この後、引続きドライエツチングして、バン
ブ８をマスクとして多層蒸着膜６の他の層６ｂを除去し
てもよいし、もしくは、残された多層蒸着膜６の表面層
６ａをマスクとして３他の層６ｂを化学エツチングで除
去してもよい〔第１図（７）〕。この結果、Ｂｌ≦ＳＥ
Ｅの関係を満足することができる。すなわち、多層蒸着
膜６の出来上がり寸法Ｅが、バンブ８のバンプ本体８ｂ
の寸法（設計寸法）Ｂｌより大きく、バンプ頭部８ａの
寸法（出来上がり寸法）Ｂ２とほぼ同一となる。しかも
１本発明による半導体基板の製造方法では、ホトリソグ
ラフィ工程が１回で済むことになる。
ブ８をマスクとして多層蒸着膜６の他の層６ｂを除去し
てもよいし、もしくは、残された多層蒸着膜６の表面層
６ａをマスクとして３他の層６ｂを化学エツチングで除
去してもよい〔第１図（７）〕。この結果、Ｂｌ≦ＳＥ
Ｅの関係を満足することができる。すなわち、多層蒸着
膜６の出来上がり寸法Ｅが、バンブ８のバンプ本体８ｂ
の寸法（設計寸法）Ｂｌより大きく、バンプ頭部８ａの
寸法（出来上がり寸法）Ｂ２とほぼ同一となる。しかも
１本発明による半導体基板の製造方法では、ホトリソグ
ラフィ工程が１回で済むことになる。
（発明の効果）
以上説明したように２本発明の半導体基板の製造方法に
よれば、バンプ本体の寸法≦カバーグラスの窓開は寸法
〈蒸着膜の出来上がり寸法の関係を満足することができ
、しかもホトリングラフィ工程を一回で済ますことがで
きる。すなわち、従来の半導体基板のように、外部引出
電極とバンブとの熱圧着によるカバーグラスのクラック
発生。
よれば、バンプ本体の寸法≦カバーグラスの窓開は寸法
〈蒸着膜の出来上がり寸法の関係を満足することができ
、しかもホトリングラフィ工程を一回で済ますことがで
きる。すなわち、従来の半導体基板のように、外部引出
電極とバンブとの熱圧着によるカバーグラスのクラック
発生。
パッド電極の露出、エツチング液によるパッド電極の露
出部のエツチング等の不具合が無＜、シかも簡単な製造
工程で信頼性の高い半導体基板を製造することができる
。
出部のエツチング等の不具合が無＜、シかも簡単な製造
工程で信頼性の高い半導体基板を製造することができる
。
第１図（１１ないしく７）は本発明に係る半導体基板の
製造工程を示す概略断面図、第２図は本発明に係る半導
体基板の概略断面図、第３図および第４図は従来の半導
体基板の概略断面図である。 １・・・半導体基板 ２・・・下地酸化膜３ａ・・
・パッド電極部 ４・・・カバーグラス６・・・多層蒸
着膜 ばか１名 第７図 第２図 Ｒう ＠３図 Ｒう 昭和５９年／７月２６日 昭和！；’ｈ４ 特許 願第１６１１Ｏ！；６号３
、 補正をする者 事件との関係 特許出願人 。 □ 大阪７ｉＭｆｉ；’Ｊｆ区長池町
２２番２２号正′″椋ゎ１．。１９．シャープ株式会社
代表者 佐伯 旭 ４、代理人 ５、補正命令の日付 自発 別紙の通り 補正の内容 明細書の第６頁１３行の［例えばＴｉ −Ｗ。 Ｃｒ−ＣｕＪを 「例えばＴｉ／Ｗ−Ａｕ、Ｃｒ−ＣｕＪと訂正する。
製造工程を示す概略断面図、第２図は本発明に係る半導
体基板の概略断面図、第３図および第４図は従来の半導
体基板の概略断面図である。 １・・・半導体基板 ２・・・下地酸化膜３ａ・・
・パッド電極部 ４・・・カバーグラス６・・・多層蒸
着膜 ばか１名 第７図 第２図 Ｒう ＠３図 Ｒう 昭和５９年／７月２６日 昭和！；’ｈ４ 特許 願第１６１１Ｏ！；６号３
、 補正をする者 事件との関係 特許出願人 。 □ 大阪７ｉＭｆｉ；’Ｊｆ区長池町
２２番２２号正′″椋ゎ１．。１９．シャープ株式会社
代表者 佐伯 旭 ４、代理人 ５、補正命令の日付 自発 別紙の通り 補正の内容 明細書の第６頁１３行の［例えばＴｉ −Ｗ。 Ｃｒ−ＣｕＪを 「例えばＴｉ／Ｗ−Ａｕ、Ｃｒ−ＣｕＪと訂正する。
Claims (1)
- 【特許請求の範囲】 １）半導体基板上に形成した下地酸化膜上にパッド電極
を形成し、該パッド電極を含む下地酸化膜上にカバーグ
ラスを被着するとともに、前記パッド電極の中央部のカ
バーグラスを除去してパッド電極上に窓開け部を形成す
る工程と、 該窓開け部およびカバーグラスの表面全体 に蒸着膜を形成する工程と、 該窓開け部に形成した蒸着膜上に、メッキ によってバンプ本体およびバンプ本体より径大のバンプ
頭部を有するバンプを形成する工程と、 バンプ頭部をマスクとして蒸着膜の表面を ドライエッチングで除去し、蒸着膜の出来上がり寸法が
バンプ本体の寸法より大きく、ほぼバンプ頭部の寸法と
同一となるように形成する工程とを備えていることを特
徴とする半導体基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405684A JPS6142155A (ja) | 1984-08-04 | 1984-08-04 | 半導体基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16405684A JPS6142155A (ja) | 1984-08-04 | 1984-08-04 | 半導体基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6142155A true JPS6142155A (ja) | 1986-02-28 |
Family
ID=15785946
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16405684A Pending JPS6142155A (ja) | 1984-08-04 | 1984-08-04 | 半導体基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6142155A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609918A2 (en) * | 1987-11-18 | 1994-08-10 | Casio Computer Company Limited | A method for forming a bump electrode structure of a semiconductor device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144261A (en) * | 1977-05-20 | 1978-12-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
-
1984
- 1984-08-04 JP JP16405684A patent/JPS6142155A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144261A (en) * | 1977-05-20 | 1978-12-15 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacture |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0609918A2 (en) * | 1987-11-18 | 1994-08-10 | Casio Computer Company Limited | A method for forming a bump electrode structure of a semiconductor device |
| EP0609918A3 (en) * | 1987-11-18 | 1994-11-17 | Casio Computer Co Ltd | Method of manufacturing a protruding electrode of a semiconductor device. |
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