JPS6141316Y2 - - Google Patents

Description

【考案の詳細な説明】 この考案は２個又はそれ以上のアノード電極を
有する多アノードＮゲートサイリスタを用いたタ
イマ回路に関するものである。

従来、Ｎゲートサイリスタを使用して保持型の
タイマ回路を構成する場合には、第２図の様な回
路構成をとつていた。この回路は、抵抗器１９と
抵抗器２０との抵抗値のスタンドオフ比を負荷１
１と抵抗器１３の抵抗値のスタンドオフ比より大
きい値に設定しておき、抵抗器１４とコンデンサ
１６でタイマ時間を設定し、抵抗器１４とコンデ
ンサ１６の中心１５と、負荷１１と抵抗器１３の
中心１２からそれぞれダイオード１７，１８を介
してＮゲートサイリスタ２９のアノードに接続し
たものである。今、電源スイツチ８を短絡してか
ら抵抗器１４とコンデンサ１６で設定したタイマ
時間後に、Ｎゲートサイリスタ２９は“オン”
し、それと同時に負荷に電流が流れる。負荷１１
をＮゲートサイリスタの谷電流Ｉ_Vより大きい電
流が流れるような値に設定しておけばＮゲートサ
イリスタ２９は“オン”したままになり、負荷１
１を切るか又は電源スイツチ８を切らないかぎり
“オン”状態を保つており、しかして保持型のタ
イマ回路が構成される。ここで、中心１５，１２
はダイオード１７，１８を介してＮゲートサイリ
スタ２９のアノードに接続されているが、その理
由は以下に示す通りである。即ち、第２図でダイ
オードをすべて除去して中心１２，１５をＮゲー
トサイリスタ２９のアノードに直結すると全く問
題にならないことは説明するまでもないが、先
ず、ダイオード１８を除去した場合には、１５の
点の電位＋Ｖ_F（Ｖ_Fはダイオード１７の順方向電
圧）以上には上らず、従つてＮゲートサイリスタ
２９は“オン”できない。次にダイオード１７を
除去した場合には、抵抗器１４とコンデンサ１６
で設定したタイマ時間が負荷１１により変化して
しまう。つまりこの場合には第５図の様になる結
果、タイマ時間は負荷１１と抵抗器１４の並列抵
抗値１とコンデンサ１６の時定数となり、負荷に
よりタイマ時間が変化してしまう。従つて最終的
に中心１２と中心１５の間は絶縁状態でなければ
ならないので、その為にダイオード１７，１８が
必要となるのである。

この考案は従来の上記事情に鑑みてなされても
のであり、従つてこの考案の目的は、回路構成を
簡略化できる多アノードＮゲートサイリスタを用
いた新規なタイマ回路を提供することにある。

上記目的を達成する為に、この考案に係るタイ
マ回路は、Ｎゲートサイリスタを用いたタイマ回
路において、前記Ｎゲートサイリスタはゲート領
域であるＮ層に２個以上のアノード領域のＰ層が
設けられ、前記２個以上のアノード領域のＰ層に
それぞれ独立したアノード電極が設けられ、前記
アノード電極にそれぞれ時定数の異なるCR回路
が接続され、かつ該CR回路を選托するスイツチ
が設けられている。

以下、この考案の実施例について説明するが、
それに先だちこの考案の関連技術について説明す
る。

第１図はこの考案に使用される多アノードＮゲ
ートサイリスタの一例を示す概略構成図である。
図に於いて、参照番号１はゲート端子、２はカソ
ード端子、３はアノード端子、３′はこの考案を
実施する為に新たに設けられた第２のアノード端
子、４はＰ型のアノード電極、４′はこの考案を
実施する為に新たに形成されたＰ型の第２のアノ
ード電極、５はＮ型のゲート電極、６はＰ型の
層、７はＮ型のカソード電極を夫々示す。即ちこ
の考案に使用されるサイリスタは、第１図に示さ
れる様に、４，５，６，７から成る４層構造にお
いて４をアノード電極、５をゲート電極、７をカ
ソード電極とした通常のＮゲートサイリスタに対
し、第２のカソード電極として４′を有するＮゲ
ートサイリスタ、更にはそれ以上のカソード電極
を有するＮゲートサイリスタである。

第３図は第２図の保持型のタイマ回路を第１図
に示す多アノードＮゲートサイリスタ３０を使つ
て構成した場合の回路図であり、第２図の場合に
必要だつたダイオード１７，１８が不要となり、
同様の機能を有する回路を簡単に構成することが
できる。多アノードＮゲートサイリスタを示す第
１図の構造のものを等価回路で書くと第６図のよ
うになる（これが最も適当な等価回路かどうかは
別として）が、アノード端子３と３′は電気的に
絶縁されていて、動作上分離された形となつてお
り、これが第２図における点１２と点１５の関係
と同等の働きをしていることが判る。

次にこの考案をその好ましい一実施例について
第４図を参照しながら具体的に説明する。

第４図はこの考案に係る選択的のタイマ回路の
一実施例を示す回路構成である。この回路は先
ず、抵抗器２１とコンデンサ２２によりあるタイ
マ時間を設定し、抵抗器２３とコンデンサ２１で
前記異なつたタイマ時間を設定しておく。このと
き抵抗器２１と２３は多アノードＮゲートサイリ
スタ３０の谷電流Ｉ_V値より大きい電流が流せる
様に設定しておき、スイツチ２５を短絡すれば、
抵抗器２１とコンデンサ２２で設定したタイマ時
間が出力端子２７に出力される。一方のスイツチ
２６を短絡すれば抵抗器２３とコンデンサ２４で
設定したタイマ時間が出力端子２７に出力され
る。

以上のように、この考案によれば、２種の設定
時間を自由に選択できるタイマ回路を少ない部品
により容易に構成できる。これを更にそれ以上の
アノード端子のある多アノードＮゲートサイリス
タを使用してタイマ回路を構成すれば、多設定の
選択タイマ回路を簡単に構成すれば、多設定の選
択タイマ回路を簡単に構成することができる。

【図面の簡単な説明】

第１図はこの考案に使用される多アノードＮゲ
ートサイリスタの一実施例を示す構造図、第２図
は通常のＮゲートサイリスタを使用した保持型タ
イマ回路の一例を示す図、第３図は多アノードサ
イリスタを使用した保持型のタイマ回路の一例を
示す図、第４図は多アノードＮゲートサイリスタ
を使用したこの考案による多設定の選択タイマ回
路の一実施例を示す回路構成図、第５図は第２図
の回路を説明する為の図、第６図は第３図の回路
を説明する為に示した多アノードＮゲートサイリ
スタの等価回路を示す図である。 １……ゲート端子、２……カソード端子、３，
３′……アノード端子、４，４′……アノード領
域、Ｐ層、５……ゲート領域、Ｎ層、６……Ｐ
層、７……カソード領域、Ｎ層、８……電源スイ
ツチ、９……DC電源、１１……負荷、１３，１
４，１９，２０，２１，２３，２８……抵抗器、
１６，２２，２４……コンデンサ、１７，１８…
…ダイオード、２５，２６……スイツチ、２７…
…出力端子、２９……Ｎゲートサイリスタ、３０
……多アノードＮゲートサイリスタ。

Claims (1)

【実用新案登録請求の範囲】
1. Ｎゲートサイリスタを用いたタイマ回路におい
   て、前記Ｎゲートサイリスタはゲート領域である
   Ｎ層に２個以上のアノード領域のＰ層が設けら
   れ、前記２個以上のアノード領域のＰ層にそれぞ
   れ独立したアノード電極が設けられ、前記アノー
   ド電極にそれぞれ時定数の異なるCR回路が接続
   され、かつ該CR回路を選択するスイツチが設け
   られていることを特徴とする多アノードＮゲート
   サイリスタを用いたタイマ回路。