JPS623942Y2 - - Google Patents
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- Publication number
- JPS623942Y2 JPS623942Y2 JP11337079U JP11337079U JPS623942Y2 JP S623942 Y2 JPS623942 Y2 JP S623942Y2 JP 11337079 U JP11337079 U JP 11337079U JP 11337079 U JP11337079 U JP 11337079U JP S623942 Y2 JPS623942 Y2 JP S623942Y2
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- JP
- Japan
- Prior art keywords
- capacitor
- switch
- resistor
- nand
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- 239000003990 capacitor Substances 0.000 claims description 27
- 238000010586 diagram Methods 0.000 description 5
- 238000009413 insulation Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Description
【考案の詳細な説明】
本考案は、機械接点形スイツチの動作により、
各種電子回路を駆動するための微分パルスを発生
する回路に関するものである。
各種電子回路を駆動するための微分パルスを発生
する回路に関するものである。
第１図は従来例を示す回路図であり、この場合
は電話機のフツクスイツチHSにより、抵抗器
R1，R2およびコンデンサC1からなる微分回路を
制御し、フツクオフ後のフツクオンによりフツク
スイツチHSがオンとなつたときに、抵抗器R2と
コンデンサC1との接続点が“Ｌ”（低レベル）と
なることを利用して、パルス発生器PGを駆動し
ている。
は電話機のフツクスイツチHSにより、抵抗器
R1，R2およびコンデンサC1からなる微分回路を
制御し、フツクオフ後のフツクオンによりフツク
スイツチHSがオンとなつたときに、抵抗器R2と
コンデンサC1との接続点が“Ｌ”（低レベル）と
なることを利用して、パルス発生器PGを駆動し
ている。
すなわち、電子回路としてのパルス発生器PG
は、NANDゲートNAND1，NAND2およびコンデ
ンサC2、抵抗R3，R4により構成され、常時は
NANDゲートNAND1の入力１が、バイアス用の
抵抗器R2を介した電源VDの印加により“Ｈ”
（高レベル）に保たれていると共に、NANDゲー
トNAND2の出力が“Ｈ”のため、NANDゲート
NAND1の入力２も“Ｈ”となつており、コンデ
ンサC2は未充電の状態となつているが、フツク
オフによりフツクスイツチHSがオフとなれば、
コンデンサC1の充電々荷が抵抗器R1，R2および
電源VDを介して放電し、その後にフツクオンと
したとき、フツクスイツチHSにオンによつてて
コンデンサC1が抵抗器R2を経て電源VDにより充
電されるため、この充電々流が流通する期間は、
NANDゲートNAND1の入力１が“Ｌ”となり、
これによつて同ゲートNAND1の出力が“Ｈ”へ
転ずることによりコンデンサC2の充電が行なわ
れ、抵抗器R3の端子電圧が“Ｈ”となり、これ
がNANDゲートNAND2の入力１，２へ抵抗器R4
を介して与えられ、同ゲートNAND2の出力を
“Ｌ”とし、コンデンサC2と抵抗器R3との値によ
つて定まる時定数に応じたパルス幅の“Ｌ”パル
スが出力OUTから送出される。
は、NANDゲートNAND1，NAND2およびコンデ
ンサC2、抵抗R3，R4により構成され、常時は
NANDゲートNAND1の入力１が、バイアス用の
抵抗器R2を介した電源VDの印加により“Ｈ”
（高レベル）に保たれていると共に、NANDゲー
トNAND2の出力が“Ｈ”のため、NANDゲート
NAND1の入力２も“Ｈ”となつており、コンデ
ンサC2は未充電の状態となつているが、フツク
オフによりフツクスイツチHSがオフとなれば、
コンデンサC1の充電々荷が抵抗器R1，R2および
電源VDを介して放電し、その後にフツクオンと
したとき、フツクスイツチHSにオンによつてて
コンデンサC1が抵抗器R2を経て電源VDにより充
電されるため、この充電々流が流通する期間は、
NANDゲートNAND1の入力１が“Ｌ”となり、
これによつて同ゲートNAND1の出力が“Ｈ”へ
転ずることによりコンデンサC2の充電が行なわ
れ、抵抗器R3の端子電圧が“Ｈ”となり、これ
がNANDゲートNAND2の入力１，２へ抵抗器R4
を介して与えられ、同ゲートNAND2の出力を
“Ｌ”とし、コンデンサC2と抵抗器R3との値によ
つて定まる時定数に応じたパルス幅の“Ｌ”パル
スが出力OUTから送出される。
しかし、抵抗器R1とコンデンサC1との接続点
には、対アース間の絶縁抵抗Ｒlが、抵抗器R2と
コンデンサC1との接続点には、NANDゲート
NAND1の入力抵抗Ｒiが等価的に挿入されてお
り、これらによつて分圧回路が構成されているた
め、フツクスイツチHSがオフの状態でも、コン
デンサC1の両端における対アース端子電圧は等
しくならず、特に抵抗器R1とR2との抵抗値は
10：１程度の比率となつていることにより、
NANDゲートNAND1側のアース端子電圧が高く
なつている。
には、対アース間の絶縁抵抗Ｒlが、抵抗器R2と
コンデンサC1との接続点には、NANDゲート
NAND1の入力抵抗Ｒiが等価的に挿入されてお
り、これらによつて分圧回路が構成されているた
め、フツクスイツチHSがオフの状態でも、コン
デンサC1の両端における対アース端子電圧は等
しくならず、特に抵抗器R1とR2との抵抗値は
10：１程度の比率となつていることにより、
NANDゲートNAND1側のアース端子電圧が高く
なつている。
したがつて、電源VDに電圧変動が生ずると、
抵抗器R1と絶縁抵抗Ｒlとの分圧比に対し抵抗器
R2と入力抵抗Ｒiとの分圧比が異なるため、
NANDゲートNAND1側の電圧が抵抗器R1側より
も高くなり、これによつてコンデンサC1へ充
電々流が通じ、このときNANDゲートNAND1側
の入力１が“Ｌ”となり、フツクスイツチHSが
オフ状態であるにもかゝわらず、パルス発生器
PGの駆動が行なわれ、出力OUTから不必要なパ
ルスが送出される欠点を生ずる。
抵抗器R1と絶縁抵抗Ｒlとの分圧比に対し抵抗器
R2と入力抵抗Ｒiとの分圧比が異なるため、
NANDゲートNAND1側の電圧が抵抗器R1側より
も高くなり、これによつてコンデンサC1へ充
電々流が通じ、このときNANDゲートNAND1側
の入力１が“Ｌ”となり、フツクスイツチHSが
オフ状態であるにもかゝわらず、パルス発生器
PGの駆動が行なわれ、出力OUTから不必要なパ
ルスが送出される欠点を生ずる。
本考案は、従来のかゝる欠点を根本的に解消す
る目的を有し、スイツチとしてブレイク接点とメ
イク接点とを備えるトランスフアースイツチを用
いると共に、このトランスフアースイツチの主接
点と直列に接続したコンデンサの、トランスフア
ースイツチと反対側の端子へバイアス用の抵抗器
を接続のうえ、コンデンサと並列にコンデンサの
充電々流に対し逆方向としたダイオードを接続す
ることにより、極めて安定な動作とした微分パル
ス発生回路を提供するものである。
る目的を有し、スイツチとしてブレイク接点とメ
イク接点とを備えるトランスフアースイツチを用
いると共に、このトランスフアースイツチの主接
点と直列に接続したコンデンサの、トランスフア
ースイツチと反対側の端子へバイアス用の抵抗器
を接続のうえ、コンデンサと並列にコンデンサの
充電々流に対し逆方向としたダイオードを接続す
ることにより、極めて安定な動作とした微分パル
ス発生回路を提供するものである。
以下、実施例を示す第２図以降の回路図により
本考案の詳細を説明する。
本考案の詳細を説明する。
第２図においては、トランスフアースイツチと
してフツクスイツチHSを用いており、メイク接
点Ｍとブレイク接点Ｂとの一方としてのメイク接
点Ｍを電源VDへ接続すると共に、他方としての
ブレイク接点Ｂをアースへ接続してあり、フツク
スイツチHSの主接点ＣにはコンデンサC1が直列
に接続され、そのフツクスイツチHSと反対側の
端子には、電源VDを印加するためバイアス用の
抵抗器R2が接続してある。
してフツクスイツチHSを用いており、メイク接
点Ｍとブレイク接点Ｂとの一方としてのメイク接
点Ｍを電源VDへ接続すると共に、他方としての
ブレイク接点Ｂをアースへ接続してあり、フツク
スイツチHSの主接点ＣにはコンデンサC1が直列
に接続され、そのフツクスイツチHSと反対側の
端子には、電源VDを印加するためバイアス用の
抵抗器R2が接続してある。
また、コンデンサC1はフツクオンによりフツ
クスイツチHSがブレイク接点Ｂ側へ切替つたと
きに、抵抗器R2を介して電源VDによつて充電さ
れ、抵抗器R2側からフツクスイツチHSの方向へ
充電々流が通ずるが、このコンデンサC1を充電
する方向の電流に対し逆方向として、コンデンサ
C1と並列にダイオードD1が接続されている。
クスイツチHSがブレイク接点Ｂ側へ切替つたと
きに、抵抗器R2を介して電源VDによつて充電さ
れ、抵抗器R2側からフツクスイツチHSの方向へ
充電々流が通ずるが、このコンデンサC1を充電
する方向の電流に対し逆方向として、コンデンサ
C1と並列にダイオードD1が接続されている。
したがつて、フツクオフによりフツクスイツチ
HSがメイク接点Ｍ側へ切替れば、コンデンサC1
の電荷は抵抗器R2、電源VDおよびフツクスイツ
チHSを介して放電するが、フツクオンによつて
はフツクスイツチHSの主接点Ｃがアースされる
ため、抵抗器R2を経てコンデンサC1の充電が行
なわれ、抵抗器R2とコンデンサC1との値によつ
て定まる時定数に応じた時間のみ、NANDゲート
NAND1の入力１が“Ｌ”となり、この微分パル
スによつてパルス発生器PGの駆動が行なわれ
る。
HSがメイク接点Ｍ側へ切替れば、コンデンサC1
の電荷は抵抗器R2、電源VDおよびフツクスイツ
チHSを介して放電するが、フツクオンによつて
はフツクスイツチHSの主接点Ｃがアースされる
ため、抵抗器R2を経てコンデンサC1の充電が行
なわれ、抵抗器R2とコンデンサC1との値によつ
て定まる時定数に応じた時間のみ、NANDゲート
NAND1の入力１が“Ｌ”となり、この微分パル
スによつてパルス発生器PGの駆動が行なわれ
る。
たゞし、フツクオフによりフツクスイツチHS
がメイク接点Ｍ側へ切替つているときには、ダイ
オードD1のアノードが直接電源VDへ接続される
のに対し、カソードには抵抗器R2と入力抵抗Ｒi
とにより分圧された電圧が与えられているため、
アノード側の電圧が高く、ダイオードD1には順
方向の電流が通じ、そのインピーダンスが低下し
ており、若し、電源VDの電圧変動によりNAND
ゲートNAND1の入力１における電圧が上昇して
も、この電圧変化はダイオードD1によつて側路
され、コンデンサC1を充電しないと共に、ダイ
オードD1を介して電源VDが直接印加されること
により、NANDゲートNAND1の入力１は“Ｈ”
に保たれ、誤つてパルス発生器PGが駆動される
ことは完全に阻止される。
がメイク接点Ｍ側へ切替つているときには、ダイ
オードD1のアノードが直接電源VDへ接続される
のに対し、カソードには抵抗器R2と入力抵抗Ｒi
とにより分圧された電圧が与えられているため、
アノード側の電圧が高く、ダイオードD1には順
方向の電流が通じ、そのインピーダンスが低下し
ており、若し、電源VDの電圧変動によりNAND
ゲートNAND1の入力１における電圧が上昇して
も、この電圧変化はダイオードD1によつて側路
され、コンデンサC1を充電しないと共に、ダイ
オードD1を介して電源VDが直接印加されること
により、NANDゲートNAND1の入力１は“Ｈ”
に保たれ、誤つてパルス発生器PGが駆動される
ことは完全に阻止される。
第３図は他の実施例を示し、この場合にはパル
ス発生器PGが“Ｈ”の微分パルスにより駆動さ
れるものとなつており、コンデンサC1は、フツ
クオフによりフツクスイツチHSがメイク接点Ｍ
側へ切替つたとき充電々荷の放電が行なわれ、そ
の後のフツクオンによつてフツクスイツチHSが
ブレイク接点Ｂ側へ切替つたときに電源VDによ
つて充電され、バイアス用の抵抗器R4へ通ずる
充電々流により、その端子電圧が“Ｈ”となつた
ときに、パルス発生器PGが応動する。
ス発生器PGが“Ｈ”の微分パルスにより駆動さ
れるものとなつており、コンデンサC1は、フツ
クオフによりフツクスイツチHSがメイク接点Ｍ
側へ切替つたとき充電々荷の放電が行なわれ、そ
の後のフツクオンによつてフツクスイツチHSが
ブレイク接点Ｂ側へ切替つたときに電源VDによ
つて充電され、バイアス用の抵抗器R4へ通ずる
充電々流により、その端子電圧が“Ｈ”となつた
ときに、パルス発生器PGが応動する。
したがつて、この場合では、メイク接点Ｍとブ
レイク接点Ｂとの一方としてのブレイク接点Ｂへ
電源VDが接続され、他方としてのメイク接点Ｍ
にはアースが接続されている。
レイク接点Ｂとの一方としてのブレイク接点Ｂへ
電源VDが接続され、他方としてのメイク接点Ｍ
にはアースが接続されている。
また、ダイオードD1は、充電々流がフツクス
イツチHSから抵抗器R4の方向へ通ずるため、第
２図とは反対方向に並列接続されている。
イツチHSから抵抗器R4の方向へ通ずるため、第
２図とは反対方向に並列接続されている。
このため、若しも、電源VDとの間の分布容量
ＣSまたは相互インダクタンスを介し、電源VDの
電圧変動に基づくパルス性雑音がフツクオフ中に
抵抗器R4の端子電圧として誘起されても、これ
が“Ｈ”方向であれば、ダイオードD1を経てア
ースされることにより、抵抗器R4の端子電圧は
“Ｌ”に保たれ、パルス発生器PGを誤つて駆動す
ることが完全に阻止される。
ＣSまたは相互インダクタンスを介し、電源VDの
電圧変動に基づくパルス性雑音がフツクオフ中に
抵抗器R4の端子電圧として誘起されても、これ
が“Ｈ”方向であれば、ダイオードD1を経てア
ースされることにより、抵抗器R4の端子電圧は
“Ｌ”に保たれ、パルス発生器PGを誤つて駆動す
ることが完全に阻止される。
なお、トランスフアースイツチとしてはフツク
スイツチHSのみならず、任意のスイツチを用い
てよいことは当然であり、電子回路としてのパル
ス発生器PGも、回路構成に応じ種々の回路を適
用することができる。
スイツチHSのみならず、任意のスイツチを用い
てよいことは当然であり、電子回路としてのパル
ス発生器PGも、回路構成に応じ種々の回路を適
用することができる。
以上の説明により明らかなとおり本考案によれ
ば、簡単な構成により確実かつ安定な微分パルス
の発生が行なえるため、機械接点形スイツチによ
り各種電子回路を駆動する場合極めて有効であ
り、各種用途の電子機器において多大の効果を呈
する。
ば、簡単な構成により確実かつ安定な微分パルス
の発生が行なえるため、機械接点形スイツチによ
り各種電子回路を駆動する場合極めて有効であ
り、各種用途の電子機器において多大の効果を呈
する。
第１図は従来例の回路図、第２図は本考案の実
施例を示す回路図、第３図は他の実施例を示す回
路図である。 HS……フツクスイツチ（トランスフアースイ
ツチ）、Ｍ……メイク接点、Ｂ……ブレイク接
点、Ｃ……主接点、VD……電源、C1……コンデ
ンサ、R2，R4……抵抗器、D1……ダイオード。
施例を示す回路図、第３図は他の実施例を示す回
路図である。 HS……フツクスイツチ（トランスフアースイ
ツチ）、Ｍ……メイク接点、Ｂ……ブレイク接
点、Ｃ……主接点、VD……電源、C1……コンデ
ンサ、R2，R4……抵抗器、D1……ダイオード。
Claims (1)
- メイク接点とブレイク接点との一方が電源側へ
接続されかつ他方がアース側へ接続されたトラン
スフアースイツチと、該トランスフアースイツチ
の主接点と直列に接続されたコンデンサと、該コ
ンデンサの前記トランスフアースイツチと反対側
の端子に接続されたバイアス用の抵抗器と、前記
コンデンサが充電される方向の電流に対し逆方向
として該コンデンサと並列に接続されたダイオー
ドとからなることを特徴とする微分パルス発生回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11337079U JPS623942Y2 (ja) | 1979-08-20 | 1979-08-20 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11337079U JPS623942Y2 (ja) | 1979-08-20 | 1979-08-20 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5631728U JPS5631728U (ja) | 1981-03-27 |
| JPS623942Y2 true JPS623942Y2 (ja) | 1987-01-29 |
Family
ID=29345662
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11337079U Expired JPS623942Y2 (ja) | 1979-08-20 | 1979-08-20 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS623942Y2 (ja) |
-
1979
- 1979-08-20 JP JP11337079U patent/JPS623942Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5631728U (ja) | 1981-03-27 |
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