JPH035040Y2

JPH035040Y2 -

Info

Publication number: JPH035040Y2
Application number: JP20242386U
Authority: JP
Priority date: 1986-12-26
Filing date: 1986-12-26
Publication date: 1991-02-08
Also published as: JPS63105998U

Description

【考案の詳細な説明】（産業上の利用分野）本考案は、電源が遮断されているときに、記憶
内容を保持するためのバツク・アツプ電圧をメモ
リに印加するメモリバツク・アツプ回路に関する
ものである。

（従来の技術）従来のメモリバツク・アツプ回路の一例を第５
図に示す。第５図において、電子機器のACプラ
グ１に印加された商用交流電圧が電源たる電源回
路２で適宜な直流電圧（例えばメモリの動作電圧
の5V）に変換され、ダイオード３を順方向に介
してメモリ（RAM等）４に印加される。

そして、メモリ４と並列にダイオード３のカソ
ードと接地間にコンデンサ５が介されている。

かかる構成において、電子機器の電源スイツチ
が投入状態で電源回路２から直流電圧がメモリ４
に印加される間に、コンデンサ５は充電される。
そして、電源スイツチが遮断され電源回路２から
直流電圧がメモリ４に印加されない間は、コンデ
ンサ５の放電によりメモリ４にバツク・アツプ電
圧が印加され、メモリ４の記憶内容が保持され
る。なお、ダイオード３は、コンデンサ５から電
源回路２への逆流を阻止するものである。

（考案が解決しようとする問題点）ところで、メモリ４のバツク・アツプに必要な
最低電圧は2V程度と動作電圧に比較して低い。
このため、動作電圧で充電されたコンデンサ５の
放電により、かなり長い時間バツク・アツプが可
能である。そして、このバツク・アツプ時間を長
くするには、放電時定数を大として放電を緩やか
に行わせれば良く、コンデンサ５の容量を大きく
することが考えられる。

しかしながら、コンデンサ５の容量を大きくす
ると、電源回路２とダイオード３およびコンデン
サ５の内部抵抗が一定であるとすればそれだけ充
電時定数も大となり頻繁に充電が遮断されるよう
な場合に、充分にコンデンサ５が充電される前に
バツク・アツプに切り換えられ易く、必ずしもバ
ツク・アツプ時間を長くすることができない。

このために、従来のメモリバツク・アツプ回路
では、バツク・アツプ時間と充電時間の相反する
性能からコンデンサ５の容量を適当な値に設定せ
ざるを得ず、充分に満足できるものでないという
問題点があつた。

本考案の目的は、上記した従来のメモリバツ
ク・アツプ回路の事情に鑑みてなされたもので、
バツク・アツプ時間が長くでき、しかも充電時間
が長くならないようにしたメモリバツク・アツプ
回路を提供することにある。

（問題点を解決するための手段）かかる目的を達成するために、本考案のメモリ
バツク・アツプ回路は、電源から直流電圧がメモ
リに印加されているときに、複数のコンデンサの
直列接続体が前記メモリに並列接続され、前記電
源が遮断されているときに、前記複数のコンデン
サが互いに並列接続され、このコンデンサの並列
接続体が前記メモリに並列接続されるよう構成さ
れている。

（作用）電源から直流電圧がメモリに印加されていると
きは、複数のコンデンサが直列接続されるので、
合成容量が小さく充電時間は短い。そして、電源
が遮断されているときは、複数のコンデンサが互
いに並列接続されるので、合成容量が大きく放電
時定数が大となつてバツク・アツプ時間は長くな
る。

（実施例）以下、本考案の実施例を第１図ないし第４図を
参照して説明する。第１図は、本考案のメモリバ
ツク・アツプ回路の一実施例の回路図であり、第
２図は、電源から直流電圧がメモリに印加されて
いるときのコンデンサの接続を示す図であり、第
３図は、電源が遮断されているときのコンデンサ
の接続を示す図であり、第４図は、第１図の構造
によりバツク・アツプ時間を長くすることができ
る説明図である。第１図において、第５図と同一
回路に同一符号を付けて重複する説明を省略す
る。

第１図において、ダイオード３のカソードは、
第１のコンデンサ６を介して連動する２回路２接
点のスイツチ７の一方の回路の共通接点c₁に接続
されるとともに、このスイツチ７の他方の回路の
共通接点c₂に直接に接続されている。また、スイ
ツチ７の一方の回路の端子a₁と他方の回路の端子
b₂が接続され、この接続点がコンデンサ８を介し
て接地されている。そして、スイツチ７の一方の
回路の他の端子b₁は接地され、他方の回路の他の
端子a₂はいずれにも接続されていない。

かかる構成において、電源回路２から直流電圧
がメモリ４に印加されているときは、スイツチ７
が２回路の共通接点c₁，c₂と端子a₁，a₂をそれぞ
れ接続するように制御され、第２図のごとく、コ
ンデンサ６，８が直列接続され、この直列接続体
がメモリ４に並列接続される。また、電源回路２
から直流電圧が出力されずに電源が遮断されてい
るときは、スイツチ７が切り換えられて２回路の
共通接点c₁，c₂と端子b₁，b₂をそれぞれ接続する
よう制御され、第３図のごとく、コンデンサ６，
８が並列接続され、この並列接続体がメモリ４に
並列接続される。

ここで、第５図に示す従来のメモリバツク・ア
ツプ回路に用いられるコンデンサ５の容量をＣと
し、本考案で用いられるコンデンサ６，８の容量
を例えば２Ｃにそれぞれ設定する。すると、第２
図のごとく、コンデンサ６，８が直列接続された
合成容量はＣとなり、従来と同じ充電時定数が得
られ、従来装置と同じ充電時間で足りる。

また、第３図のごとく、コンデンサ６，８が並
列接続された合成容量は４Ｃとなり、従来の４倍
の放電時定数が得られる。そして、コンデンサ
６，８の両端電位差は、電源回路２から出力され
る直流電圧をE_Oとすれば、E_O／２となる。そこ
で、コンデンサ６，８の放電による電圧Ｅの変化
は、第４図に実線で示すように、Ｅ＝E_O／２e^-(t/4CR) ……(1) であり、従来装置のコンデンサ５の放電による電
圧Ｅの変化は、第４図に破線で示すように、Ｅ＝E_Oe^-(t/CR) ……(2) である。なお、Ｒはメモリ４およびコンデンサ
５，６，８の内部抵抗の合計である。そして、こ
れらの(1)，(2)式の交点Ｐの電圧Ｅがメモリ４のバ
ツク・アツプに必要な最低電圧E_Sより高くなるよ
うに設定することで、本発明のメモリバツク・ア
ツプ回路はバツク・アツプ時間を長くすることが
できる。

なお、上記実施例では、２個のコンデンサ６，
８を用いたが複数個のコンデンサを用いて直列と
並列に接続切り換えがなされれば良い。また、上
記実施例では、説明を簡単にするためにスイツチ
７の機能をメカニカルスイツチで示したが、実用
上半導体スイツチが用いられることは勿論であ
る。さらに、コンデンサ６，８の容量は、充電時
間およびバツク・アツプ時間から適当に設定すれ
ば良いことは勿論である。

（考案の効果）以上説明したように、本考案のメモリバツク・
アツプ回路によれば、充電時定数を小さく放電時
定数を大きくできるので、充電時間が従来装置と
同じであればバツク・アツプ時間を長くすること
ができ、バツク・アツプ時間が従来装置と同じで
あれば充電時間を短くすることができるという優
れた効果を奏する。

【図面の簡単な説明】

第１図は、本考案のメモリバツク・アツプ回路
の一実施例の回路図であり、第２図は、電源から
直流電圧がメモリに印加されているときのコンデ
ンサの接続を示す図であり、第３図は、電源が遮
断されているときのコンデンサの接続を示す図で
あり、第４図は、第１図の構造によりバツク・ア
ツプ時間を長くすることができる説明図であり、
第５図は、従来のメモリバツク・アツプ回路の一
例の回路図である。２……電源回路、４……メモリ、６，８……コ
ンデンサ、７……スイツチ。

Claims

【実用新案登録請求の範囲】

電源から直流電圧がメモリに印加されていると
きに、複数のコンデンサの直列接続体が前記メモ
リに並列接続され、前記電源が遮断されていると
きに、前記複数のコンデンサが互いに並列接続さ
れ、このコンデンサの並列接続体が前記メモリに
並列接続されることを特徴とするメモリバツク・
アツプ回路。