JPH051156Y2 - - Google Patents
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- Publication number
- JPH051156Y2 JPH051156Y2 JP19900584U JP19900584U JPH051156Y2 JP H051156 Y2 JPH051156 Y2 JP H051156Y2 JP 19900584 U JP19900584 U JP 19900584U JP 19900584 U JP19900584 U JP 19900584U JP H051156 Y2 JPH051156 Y2 JP H051156Y2
- Authority
- JP
- Japan
- Prior art keywords
- analog switch
- switch
- capacitor
- switching element
- analog
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000003990 capacitor Substances 0.000 claims description 16
- 238000010586 diagram Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Landscapes
- Relay Circuits (AREA)
- Electronic Switches (AREA)
Description
【考案の詳細な説明】
イ 産業上の利用分野
本考案は遅延リレーなどの時定数切換回路に関
するものである。
するものである。
ロ 考案の概用
従来の時定数切換回路は接点スイツチを用いて
数個のコンデンサの接続箇数を切換えていたの
で、接点の数が多く信頼性が低くかつたのを、ア
ナログスイツチの応用で接点をなくし、高信頼性
と共に小型化を達成した。
数個のコンデンサの接続箇数を切換えていたの
で、接点の数が多く信頼性が低くかつたのを、ア
ナログスイツチの応用で接点をなくし、高信頼性
と共に小型化を達成した。
ハ 従来技術
通常時定数回路の限時時間の設定範囲を広くと
るために、第２図に示すように、コンデンサを複
数段に切り換える方法が行われている。この場合
切換スイツチＳ１，Ｓ２の数はできるだけ少く、
コンデンサＣ１〜Ｃ３の容量はできるだけ小さい
方が小形化および低価格化の点で望ましいのであ
るが、第２図の構成ではスイツチ自体大型とな
り、信頼性が充分でなく充分な容量化を得ること
が困難であつた。
るために、第２図に示すように、コンデンサを複
数段に切り換える方法が行われている。この場合
切換スイツチＳ１，Ｓ２の数はできるだけ少く、
コンデンサＣ１〜Ｃ３の容量はできるだけ小さい
方が小形化および低価格化の点で望ましいのであ
るが、第２図の構成ではスイツチ自体大型とな
り、信頼性が充分でなく充分な容量化を得ること
が困難であつた。
ニ 考案が解決しようとする問題点
本考案は上記の点に鑑み、できるだけコンデン
サを効率よく使用して、高信頼性、小形で容量比
の大きい時定数切換回路を得ることを目的とする
ものである。
サを効率よく使用して、高信頼性、小形で容量比
の大きい時定数切換回路を得ることを目的とする
ものである。
ホ 構成
本考案は第１図に示すように、１個のスイツチ
とアナログスイツチ群（通常４個または８個のア
レイをワンチツプにしたものが市販されている）
によつて２個のコンデンサを直列と並列に切り換
えるようにしたもので、第２図の従来例に比し、
最大容量を同一とすれば切換容量比が大きくかつ
操作スイツチ数の小さい回路構成を提供したもの
である。
とアナログスイツチ群（通常４個または８個のア
レイをワンチツプにしたものが市販されている）
によつて２個のコンデンサを直列と並列に切り換
えるようにしたもので、第２図の従来例に比し、
最大容量を同一とすれば切換容量比が大きくかつ
操作スイツチ数の小さい回路構成を提供したもの
である。
ヘ 実施例
第１図の実施例によつて本考案の構成を詳述す
ると、第１と第２のコンデンサＣ１およびＣ２を
第１のアナログスイツチＡ１を介して直列に接続
したものを可変抵抗器RVとアースとの間に挿入
し、第１のコンデンサＣ１と第１のアナログスイ
ツチＡ１とに並列に接続した第２のアナログスイ
ツチＡ２と、第１のアナログスイツチＡ１と第２
のコンデンサＣ２とに並列に接続した第３のアナ
ログスイツチＡ３の各制御端子ｃに第１のスイツ
チング素子（本実施例ではスイツチＳ）の出力を
接続すると共に、該出力を反転する第２のスイツ
チング素子（本実施例ではアナログスイツチＡ
４）の出力を第１のアナログスイツチＡ１の制御
端子ｃに接続したものである。各スイツチング素
子ＳおよびＡ４の出力端はそれぞれ抵抗Ｒ１およ
びＲ２を介して直流電源に接続されている。
ると、第１と第２のコンデンサＣ１およびＣ２を
第１のアナログスイツチＡ１を介して直列に接続
したものを可変抵抗器RVとアースとの間に挿入
し、第１のコンデンサＣ１と第１のアナログスイ
ツチＡ１とに並列に接続した第２のアナログスイ
ツチＡ２と、第１のアナログスイツチＡ１と第２
のコンデンサＣ２とに並列に接続した第３のアナ
ログスイツチＡ３の各制御端子ｃに第１のスイツ
チング素子（本実施例ではスイツチＳ）の出力を
接続すると共に、該出力を反転する第２のスイツ
チング素子（本実施例ではアナログスイツチＡ
４）の出力を第１のアナログスイツチＡ１の制御
端子ｃに接続したものである。各スイツチング素
子ＳおよびＡ４の出力端はそれぞれ抵抗Ｒ１およ
びＲ２を介して直流電源に接続されている。
上記の構成において、まずスイツチＳがオフに
なると、その出力端すなわちａ点の電圧がＨレベ
ルとなり、それによつて第２、第３、第４のアナ
ログスイツチＡ２，Ａ３，Ａ４がオンとなり、Ａ
４の出力によつて第１のアナログスイツチＡ１は
オフとなる。したがつて第１のコンデンサＣ１と
第２のコンデンサＣ２は互いに並列に接続された
ことになる。次にスイツチＳをオンにすると、ａ
点の電圧はＬレベルとなつて、アナログスイツチ
Ａ２，Ａ３，Ａ４がオフとなり、Ａ４の出力によ
つて第１のアナログスイツチのみがオンとなる。
したがつて第１のコンデンサＣ１と第２のコンデ
ンサＣ２とは直列に接続されたことになる。両コ
ンデンサＣ１，Ｃ２の容量は同じ値とするのが小
形化の点で最も効率がよく、その場合並列容量対
直列容量の比は４：１となる。
なると、その出力端すなわちａ点の電圧がＨレベ
ルとなり、それによつて第２、第３、第４のアナ
ログスイツチＡ２，Ａ３，Ａ４がオンとなり、Ａ
４の出力によつて第１のアナログスイツチＡ１は
オフとなる。したがつて第１のコンデンサＣ１と
第２のコンデンサＣ２は互いに並列に接続された
ことになる。次にスイツチＳをオンにすると、ａ
点の電圧はＬレベルとなつて、アナログスイツチ
Ａ２，Ａ３，Ａ４がオフとなり、Ａ４の出力によ
つて第１のアナログスイツチのみがオンとなる。
したがつて第１のコンデンサＣ１と第２のコンデ
ンサＣ２とは直列に接続されたことになる。両コ
ンデンサＣ１，Ｃ２の容量は同じ値とするのが小
形化の点で最も効率がよく、その場合並列容量対
直列容量の比は４：１となる。
なお本実施例のように、第２のスイツチング素
子としてアナログスイツチＡ４を使用すれば、ワ
ンチツプ構成の４チヤンネルアナログスイツチを
利用できて小形化に有利であるが、このアナログ
スイツチＡ４はトランジスタで代用することがで
きる。また第１のスイツチング素子として手動ス
イツチＳの代わりに半導体素子を使用することも
できる。
子としてアナログスイツチＡ４を使用すれば、ワ
ンチツプ構成の４チヤンネルアナログスイツチを
利用できて小形化に有利であるが、このアナログ
スイツチＡ４はトランジスタで代用することがで
きる。また第１のスイツチング素子として手動ス
イツチＳの代わりに半導体素子を使用することも
できる。
ト 効果
本考案は上述のように、１個の手動スイツチと
４個のアナログスイツチを使用することによつ
て、切り換え容量比が大きくかつ小形の時定数切
換回路を実現したものであり、例えば第２図の従
来例に比し、最大容量を同一とすれば、手動スイ
ツチ数を減らし、切り換え容量比を増やすことが
できるという利点がある。
４個のアナログスイツチを使用することによつ
て、切り換え容量比が大きくかつ小形の時定数切
換回路を実現したものであり、例えば第２図の従
来例に比し、最大容量を同一とすれば、手動スイ
ツチ数を減らし、切り換え容量比を増やすことが
できるという利点がある。
第１図は本考案の実施例を示す回路図、第２図
は従来例を示す回路図である。RVは可変抵抗
器、Ｃ１〜Ｃ３はコンデンサ、Ａ１〜Ａ３はアナ
ログスイツチ、Ｓは第１のスイツチング素子また
は手動スイツチ、Ａ４は第２のスイツチング素子
またはアナログスイツチ。
は従来例を示す回路図である。RVは可変抵抗
器、Ｃ１〜Ｃ３はコンデンサ、Ａ１〜Ａ３はアナ
ログスイツチ、Ｓは第１のスイツチング素子また
は手動スイツチ、Ａ４は第２のスイツチング素子
またはアナログスイツチ。
Claims (1)
- 第１と第２のコンデンサを第１のアナログスイ
ツチを介して直列に接続したものを可変抵抗器と
アースとの間に挿入し、第１のコンデンサと第１
のアナログスイツチとに並列に接続した第２のア
ナログスイツチと、第１のアナログスイツチと第
２のコンデンサとに並列に接続した第３のアナロ
グスイツチの各制御端子に、第１のスイツチング
素子の出力を接続すると共に、該出力を反転する
第２のスイツチング素子の出力を第１のアナログ
スイツチの制御端子に接続して成る時定数切換回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19900584U JPH051156Y2 (ja) | 1984-12-31 | 1984-12-31 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19900584U JPH051156Y2 (ja) | 1984-12-31 | 1984-12-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116437U JPS61116437U (ja) | 1986-07-23 |
| JPH051156Y2 true JPH051156Y2 (ja) | 1993-01-13 |
Family
ID=30758524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19900584U Expired - Lifetime JPH051156Y2 (ja) | 1984-12-31 | 1984-12-31 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH051156Y2 (ja) |
-
1984
- 1984-12-31 JP JP19900584U patent/JPH051156Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116437U (ja) | 1986-07-23 |
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