JPS607858B2 - 電源装置 - Google Patents
電源装置Info
- Publication number
- JPS607858B2 JPS607858B2 JP53128979A JP12897978A JPS607858B2 JP S607858 B2 JPS607858 B2 JP S607858B2 JP 53128979 A JP53128979 A JP 53128979A JP 12897978 A JP12897978 A JP 12897978A JP S607858 B2 JPS607858 B2 JP S607858B2
- Authority
- JP
- Japan
- Prior art keywords
- capacitor
- circuit
- voltage
- power
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/28—Modifications for introducing a time delay before switching
Landscapes
- Power Sources (AREA)
- Stand-By Power Supply Arrangements (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、短期間の停電時においても、その期間、所定
の動作電圧を保持するよう構成した電源装置に関するも
のである。
の動作電圧を保持するよう構成した電源装置に関するも
のである。
近年、電気的に動作する電子タイマーや記憶回路を機器
に内蔵せしめ、それらにより予じめ設定された時間に所
定の動作を行なわしめる構成が多くとられている。
に内蔵せしめ、それらにより予じめ設定された時間に所
定の動作を行なわしめる構成が多くとられている。
このような装置において、停電が生じると、前記電子タ
イマーの時刻が誤なり、また、記憶回路の記憶内容が消
失することとなる。この問題をなくするために、従来よ
り大容量のコンデンサを使用して、短期間の停電時にも
、所定の動作電圧を電子タイマーや記憶回路に印加する
よう構成されている。
イマーの時刻が誤なり、また、記憶回路の記憶内容が消
失することとなる。この問題をなくするために、従来よ
り大容量のコンデンサを使用して、短期間の停電時にも
、所定の動作電圧を電子タイマーや記憶回路に印加する
よう構成されている。
すなわち、第１図において、１は電源トランスで、その
出力端は、整流回路２を介して定電圧回路３に印加され
ている。
出力端は、整流回路２を介して定電圧回路３に印加され
ている。
なおＣ，は平滑コンデンサーであり、電源トランスーに
定格の１００Ｖが印加されているとき、コンデンサーＣ
，には１０Ｖ、定電圧回路３の出力が６Ｗこなるように
設定されている。前記定電圧回路３の出力端は、記憶回
路と直接関係のない装置の表示回路等の他の回路（これ
らの負荷をＲＬで示す）に接続されるとともに、ダイオ
ードＤ，を介して記憶回路４および大容量のコンデンサ
６に接続されている前記コンデンサ５は、実際には例え
ば耐圧１．６Ｖ、容量１価のコンデンサが４個直列に接
続され、耐圧６．４Ｖ、容量２．史のコンデンサとなっ
ている。
定格の１００Ｖが印加されているとき、コンデンサーＣ
，には１０Ｖ、定電圧回路３の出力が６Ｗこなるように
設定されている。前記定電圧回路３の出力端は、記憶回
路と直接関係のない装置の表示回路等の他の回路（これ
らの負荷をＲＬで示す）に接続されるとともに、ダイオ
ードＤ，を介して記憶回路４および大容量のコンデンサ
６に接続されている前記コンデンサ５は、実際には例え
ば耐圧１．６Ｖ、容量１価のコンデンサが４個直列に接
続され、耐圧６．４Ｖ、容量２．史のコンデンサとなっ
ている。
今、コンデンサ５の内部抵抗をｖｃ（約２０）、定電圧
回路３の出力電圧をｖ、記憶回路４の印加電圧をｖｍ、
コンデンサ５の印加電圧ｖｃとすると、電源ＯＦＦの状
態から電源ＯＮとすると、定電圧回路３の出力端はダイ
オードＤ・とコンデンサ５を介して短絡状態となり、コ
ンデンサ５に充電されていく、この時トランスの二次巻
線の抵抗と整流ダイオードの順方向抵抗分等とコンデン
サ５の内部抵抗ｒｃで約５Ｑ程度になり電源ＯＮの瞬時
には約２Ａのラッシュ電源が流れ、５０×２．坪三１釘
砂の時定数で充電される。
回路３の出力電圧をｖ、記憶回路４の印加電圧をｖｍ、
コンデンサ５の印加電圧ｖｃとすると、電源ＯＦＦの状
態から電源ＯＮとすると、定電圧回路３の出力端はダイ
オードＤ・とコンデンサ５を介して短絡状態となり、コ
ンデンサ５に充電されていく、この時トランスの二次巻
線の抵抗と整流ダイオードの順方向抵抗分等とコンデン
サ５の内部抵抗ｒｃで約５Ｑ程度になり電源ＯＮの瞬時
には約２Ａのラッシュ電源が流れ、５０×２．坪三１釘
砂の時定数で充電される。
第７図イに第１図において、コンデンサ５を接続しない
場合の定電圧回路３の出力を実線で示す。Ａ点が電源Ｏ
Ｎ時、Ｂ点が電源ＯＦＦ時である。
場合の定電圧回路３の出力を実線で示す。Ａ点が電源Ｏ
Ｎ時、Ｂ点が電源ＯＦＦ時である。
また、コンデンサ５を接続した場合の記憶回路４に印加
される電圧ｖｍは点線で示すように時定数１鏡砂で充電
される。今、記憶回路４の動作最底電圧をｖ。
される電圧ｖｍは点線で示すように時定数１鏡砂で充電
される。今、記憶回路４の動作最底電圧をｖ。
（４．４Ｖ）とすると、第１図の構成では、電源を入れ
て記憶回路４が正常に動くまで、ｔ，秒（約２項秒）要
する。Ｂ点で電源ＯＦＦするとコンデンサ５は、ｖ＝６
ＶよりダイオードＤ，の順次方向電圧（約０．５Ｖ）だ
け下った電位５．３Ｖに充電されているため、記憶回路
４の抵抗値とコンデンサ５の容量で定まる時定数で放電
されていく、従って、電源ＯＦＦの状態から第７図イに
示す「２秒間の間は記憶回路４は動作状態を保持する。
て記憶回路４が正常に動くまで、ｔ，秒（約２項秒）要
する。Ｂ点で電源ＯＦＦするとコンデンサ５は、ｖ＝６
ＶよりダイオードＤ，の順次方向電圧（約０．５Ｖ）だ
け下った電位５．３Ｖに充電されているため、記憶回路
４の抵抗値とコンデンサ５の容量で定まる時定数で放電
されていく、従って、電源ＯＦＦの状態から第７図イに
示す「２秒間の間は記憶回路４は動作状態を保持する。
以上の構成で一応所期の目的は達成できるものであるが
、次の問題点を有する。
、次の問題点を有する。
ィ 電源ＯＮ時から動作状態になるまで約２の砂かかる
。
。
ロ 電源ＯＮ時に大電流が流れため、定電圧回路４に電
流容量の大なるものが必要となる。
流容量の大なるものが必要となる。
ハ コンデンサ５が「短絡不良を起した場合、記憶回路
そのものが動作しなくなる。
そのものが動作しなくなる。
本発明は上記の問題点を解決せんとするものであり、以
下図面を参照して説明する。
下図面を参照して説明する。
第２図は前述の第１図の構成の問題を除去するものコン
デンサ５と記憶回路４との間にダイオードＤ２を挿入し
、かつ、コンデンサ５への充電を抵抗Ｒ，を介して行う
よう構成したものである。
デンサ５と記憶回路４との間にダイオードＤ２を挿入し
、かつ、コンデンサ５への充電を抵抗Ｒ，を介して行う
よう構成したものである。
この構成において、Ｒ，を６００に設定すると、ラッシ
ュ電流は０．１Ａに低減できる。また、６００×２．５
仏Ｆ＝１５硯砂の時定数で充電され、充電に約１び分要
する。電源ＯＮ‘こは、第７図口に示すように記憶回路
４の印加電圧ｖｍは、ｖｃとは関係なく定電圧回路３の
出力ｖとほぼ同じく瞬時に上昇する。
ュ電流は０．１Ａに低減できる。また、６００×２．５
仏Ｆ＝１５硯砂の時定数で充電され、充電に約１び分要
する。電源ＯＮ‘こは、第７図口に示すように記憶回路
４の印加電圧ｖｍは、ｖｃとは関係なく定電圧回路３の
出力ｖとほぼ同じく瞬時に上昇する。
電源をＯＦＨこするとｖは瞬時に零となり、記憶回路４
にはダイオードＤ２を介して（Ｖｃ−０．７）Ｖの電圧
がコンデンサ５により印加される。
にはダイオードＤ２を介して（Ｖｃ−０．７）Ｖの電圧
がコンデンサ５により印加される。
コンデンサ５の放電電流は、抵抗Ｒ，を介してまた、ダ
イオードＤ２と記憶回路４を介して行なわれ、第７図口
に示すようにｔ３秒間だけ記憶回路４は保持される。こ
の第２図の構成で、第１図の問題点は解決されたが、以
上の問題が新たに生じる。
イオードＤ２と記憶回路４を介して行なわれ、第７図口
に示すようにｔ３秒間だけ記憶回路４は保持される。こ
の第２図の構成で、第１図の問題点は解決されたが、以
上の問題が新たに生じる。
ィ コンデンサ５の充電時間が長くなる。
ロ 放電電流が記憶回路４以外に抵抗Ｒ，にも流れ、ま
た、ダイオードＤ２の電圧降下により保持時間が短かく
なる。
た、ダイオードＤ２の電圧降下により保持時間が短かく
なる。
この問題の改良案として第３図に示すものが考えられる
。
。
第２図の構成では、電源ＯＮから充分時間がたった状態
ではコンデンサ５は６Ｖの電位に充電されているが、電
源ＯＦＦになった瞬間には、記憶回路４に印加される電
圧は、ダイオードＤ２の順方向ドロップアウト約０．７
Ｖ落ちるため、５．３Ｖしか供給できない。
ではコンデンサ５は６Ｖの電位に充電されているが、電
源ＯＦＦになった瞬間には、記憶回路４に印加される電
圧は、ダイオードＤ２の順方向ドロップアウト約０．７
Ｖ落ちるため、５．３Ｖしか供給できない。
また、記憶回路４の最低動作電圧を４．４Ｖとするとコ
ンデンサ５の電位が４．４十０．７＝５．１Ｖになると
、記憶回路４のホールドは不能となる。
ンデンサ５の電位が４．４十０．７＝５．１Ｖになると
、記憶回路４のホールドは不能となる。
すなわち、６Ｖから５．１Ｖに低下する間しかホールド
できない。
できない。
従ってダイオードＤ２の電圧ロス（０．７Ｖ）を第３図
に示すようにトランジスタＱ，を用いることにより約０
．１Ｖに低減できる。
に示すようにトランジスタＱ，を用いることにより約０
．１Ｖに低減できる。
すなわち、コンデンサ５が充分に充電され、かつ、電源
がＯＮ状態では定電圧回路３の出力が６Ｖ、コンデンサ
５の電圧が６Ｖのため、トランジスタＱ，のェミツタ・
ベース間には電位差がなく、トランジスタＱ，はカット
ＯＦＦになっている。
がＯＮ状態では定電圧回路３の出力が６Ｖ、コンデンサ
５の電圧が６Ｖのため、トランジスタＱ，のェミツタ・
ベース間には電位差がなく、トランジスタＱ，はカット
ＯＦＦになっている。
従って、記憶回路４には第７図口のｖｍに示すように定
電圧回路３の出力６ＶからダイオードＤ，の電圧ロス０
．７Ｖ下った電位が供給される。
電圧回路３の出力６ＶからダイオードＤ，の電圧ロス０
．７Ｖ下った電位が供給される。
この状態で電源がＯＦＦになり、定電圧回路３の出力が
瞬時に零になったとすると、トランジスタＱ，に抵抗Ｒ
３を介してベース電流が流れ、トランジスタＱ，が導通
し、記憶回路４にはコンデンサ５の印加電圧より０．１
Ｖ低い５．９Ｖが印加される。従って、電源ＯＦＦ後の
記憶回路４の電位は、第８図口の一点頭線で示すように
電源ＯＦＦの瞬間に５．９Ｖに上り、コンデンサ５の電
位が約４．５Ｖになるまで約し秒間記憶素子４を保持す
る。
瞬時に零になったとすると、トランジスタＱ，に抵抗Ｒ
３を介してベース電流が流れ、トランジスタＱ，が導通
し、記憶回路４にはコンデンサ５の印加電圧より０．１
Ｖ低い５．９Ｖが印加される。従って、電源ＯＦＦ後の
記憶回路４の電位は、第８図口の一点頭線で示すように
電源ＯＦＦの瞬間に５．９Ｖに上り、コンデンサ５の電
位が約４．５Ｖになるまで約し秒間記憶素子４を保持す
る。
しかるに実際には電源ＯＦＦの瞬間に定電圧回路３の出
力が直ちに零にならなくて約数ｍｓｅｃかかって落ちる
。すなわち、トランジスタＱ，がＯＮするためにはトラ
ンジスタＱ，に充分のベース電流が流れる必要がある。
力が直ちに零にならなくて約数ｍｓｅｃかかって落ちる
。すなわち、トランジスタＱ，がＯＮするためにはトラ
ンジスタＱ，に充分のベース電流が流れる必要がある。
例れば記憶回路４の負荷電流が３仇ｈＡでトランジスタ
Ｑ，の電流増中率が１５０，Ｒ３を２．弧○とすると又
Ｒ４はＲ３より充分大きい値に選んだとすると、トラン
ジスタＱ，が完全に導適するにはベース電流は最低３仇
ｈＡ／１５０＝０．２ｈＡは必要である。従ってＲ３の
両端には２，弧○ｘｏ．２ｈＡ＝０．５Ｖの電位差が必
要であり、トランジスタＱ．のェミッタ・ベース間の電
圧ロスを０．７Ｖ，Ｑ，のェミツタ電位を６Ｖとすると
、Ｑ，がＯＮするためには定電圧回路３の出力が４．８
Ｖまで下らねばＱ，が導通しない。定電圧回路３が４．
９Ｖの状態ではＱ，がＯＦＦのために記憶回路４にはダ
イオードＤ，を介して４．９−０．７＝４．２Ｖしか印
加されなくなり第７図ハに示すように電源ＯＦＦの瞬間
トランジスタＱ，が導適する瞬間にＣに示すようにひげ
状に電圧が下る。４．４Ｖ以下に瞬間でもなればメーモ
リーは破壊される。
Ｑ，の電流増中率が１５０，Ｒ３を２．弧○とすると又
Ｒ４はＲ３より充分大きい値に選んだとすると、トラン
ジスタＱ，が完全に導適するにはベース電流は最低３仇
ｈＡ／１５０＝０．２ｈＡは必要である。従ってＲ３の
両端には２，弧○ｘｏ．２ｈＡ＝０．５Ｖの電位差が必
要であり、トランジスタＱ．のェミッタ・ベース間の電
圧ロスを０．７Ｖ，Ｑ，のェミツタ電位を６Ｖとすると
、Ｑ，がＯＮするためには定電圧回路３の出力が４．８
Ｖまで下らねばＱ，が導通しない。定電圧回路３が４．
９Ｖの状態ではＱ，がＯＦＦのために記憶回路４にはダ
イオードＤ，を介して４．９−０．７＝４．２Ｖしか印
加されなくなり第７図ハに示すように電源ＯＦＦの瞬間
トランジスタＱ，が導適する瞬間にＣに示すようにひげ
状に電圧が下る。４．４Ｖ以下に瞬間でもなればメーモ
リーは破壊される。
これを防ぐためにＱ，と並列にダイオードＤ２を挿入す
ることにより第７図二のＤに示すように、ひげ状の電圧
ロスをおさえ、かつコンデンサ５と定電圧回路４の電圧
ロスを第７図口の一点鎖線を示す、特性にできる。しか
し、第３図の回路のままだと第７図二に示すように、電
源ＯＦＦの後、記憶回路４がホールドされるｔ４秒後よ
り少し前に電源を再度ＯＮすると、定電圧回路３の出力
の電位が６Ｖになるまで数ｍｓｅｃ要するため、例えば
コンデンサ５の電位が５Ｖまで放電したときに電源○Ｎ
したとすると、トランジスタＱ，のェミツタ・ベース間
の順方向ドロップを０．７Ｖとすると定電圧回路３の電
位が４．３Ｖになった瞬間にトランジスタＱ，はカット
ＯＦＨこなり、記憶回路４の電位は５−０．１＝４．９
Ｖから瞬間的にＥに示すように４．３一０．７＝３．６
Ｖに下ってしまう。
ることにより第７図二のＤに示すように、ひげ状の電圧
ロスをおさえ、かつコンデンサ５と定電圧回路４の電圧
ロスを第７図口の一点鎖線を示す、特性にできる。しか
し、第３図の回路のままだと第７図二に示すように、電
源ＯＦＦの後、記憶回路４がホールドされるｔ４秒後よ
り少し前に電源を再度ＯＮすると、定電圧回路３の出力
の電位が６Ｖになるまで数ｍｓｅｃ要するため、例えば
コンデンサ５の電位が５Ｖまで放電したときに電源○Ｎ
したとすると、トランジスタＱ，のェミツタ・ベース間
の順方向ドロップを０．７Ｖとすると定電圧回路３の電
位が４．３Ｖになった瞬間にトランジスタＱ，はカット
ＯＦＨこなり、記憶回路４の電位は５−０．１＝４．９
Ｖから瞬間的にＥに示すように４．３一０．７＝３．６
Ｖに下ってしまう。
これを防ぐために第４図に示すように、トランジスタＱ
，のベース回路に、ｒ，，ｒ２，コンデンサＣ２よりな
る遅延回路６を挿入することにより、電源ＯＮにしても
、定電圧回路３の電位が完全に６Ｖになるまで上昇する
までトランジスタＱ，をカット○ＦＦしないよう構成す
る。以上のように第４図の構成は第２図の構成に比べ、
ホールド時間が長くなった。第５図は第２図の欠点であ
る充電時間が長い点を改善するとともに、第４図の構成
に比べ更にホ−ルド時間を長くする本発明の１実施例を
示すもので、コンデンサ５の充電を、定電圧回路３の入
力側の高電圧（約１０Ｖ）より抵抗Ｒ，，ダイオードＤ
３を介して行うように構成したものである。
，のベース回路に、ｒ，，ｒ２，コンデンサＣ２よりな
る遅延回路６を挿入することにより、電源ＯＮにしても
、定電圧回路３の電位が完全に６Ｖになるまで上昇する
までトランジスタＱ，をカット○ＦＦしないよう構成す
る。以上のように第４図の構成は第２図の構成に比べ、
ホールド時間が長くなった。第５図は第２図の欠点であ
る充電時間が長い点を改善するとともに、第４図の構成
に比べ更にホ−ルド時間を長くする本発明の１実施例を
示すもので、コンデンサ５の充電を、定電圧回路３の入
力側の高電圧（約１０Ｖ）より抵抗Ｒ，，ダイオードＤ
３を介して行うように構成したものである。
この場合、抵抗Ｒ，を６００、コンデンサ５の容量を２
．仏Ｆとすると時定数は１５現砂であり、第２〜４図の
場合と異ならないが、入力電圧が１０Ｖであるためコン
デンサ５が６Ｖに充電されるには約１５の砂で良い。こ
の場合、コンデンサ５に並列に６Ｖのッェナーダィオー
ドＤ４を挿入することにより、コンデンサ５の充電電圧
を６Ｖ付近に一定化することができる。
．仏Ｆとすると時定数は１５現砂であり、第２〜４図の
場合と異ならないが、入力電圧が１０Ｖであるためコン
デンサ５が６Ｖに充電されるには約１５の砂で良い。こ
の場合、コンデンサ５に並列に６Ｖのッェナーダィオー
ドＤ４を挿入することにより、コンデンサ５の充電電圧
を６Ｖ付近に一定化することができる。
この構成により第２図の場合より充電時間を１／４崖度
にできると同時に、電源ＯＦＦ時には放電電流は全て記
憶素子４を介してのみ流れるためホ−ルド時間は長くで
きる。
にできると同時に、電源ＯＦＦ時には放電電流は全て記
憶素子４を介してのみ流れるためホ−ルド時間は長くで
きる。
また、第６図に示すように、ダイオードＤ，，Ｄ２に並
列にるようトランジスタＱ２を接続し、そのトランジス
タＱ２のベースを、抵抗【３，ｒ４，コンデンサＣ３，
ダイオードＤ５よりなる遅延回路７を介して定電圧回路
３の入力側に接続することにより、コンデンサ５の充電
電位は定電圧回路３の出力電位６Ｖ＋０．１Ｖ（トラン
ジスタＱ２の飽和電位）に安定化させることが出来る。
列にるようトランジスタＱ２を接続し、そのトランジス
タＱ２のベースを、抵抗【３，ｒ４，コンデンサＣ３，
ダイオードＤ５よりなる遅延回路７を介して定電圧回路
３の入力側に接続することにより、コンデンサ５の充電
電位は定電圧回路３の出力電位６Ｖ＋０．１Ｖ（トラン
ジスタＱ２の飽和電位）に安定化させることが出来る。
なお、遅延回路７は遅延回路６と同様に、電源ＯＦＦか
らＯＮになった瞬間に定電圧回路３の出力が正規電圧の
６Ｖ‘こ達成しない間にトランジスタＱ２を導通させな
くするものであり、例えば、定電圧回路３の出力が３Ｖ
でトランジスタＱ２が導適するとコンデンサ５の電位ｖ
ｃが下ってしまうのを防止するものであり、また、ダイ
オードＤ５は電源ＯＦＦ時に瞬間的にコンデンサＣ３の
電位を放電させて、コンデンサ５の放電電流を記憶回路
４以外に流させないためである。以上のように、本発明
によれば、第１図に示すような従来のこの種装置の有す
る問題点を解決した良好な電源装置を得ることが出来る
ものである。
らＯＮになった瞬間に定電圧回路３の出力が正規電圧の
６Ｖ‘こ達成しない間にトランジスタＱ２を導通させな
くするものであり、例えば、定電圧回路３の出力が３Ｖ
でトランジスタＱ２が導適するとコンデンサ５の電位ｖ
ｃが下ってしまうのを防止するものであり、また、ダイ
オードＤ５は電源ＯＦＦ時に瞬間的にコンデンサＣ３の
電位を放電させて、コンデンサ５の放電電流を記憶回路
４以外に流させないためである。以上のように、本発明
によれば、第１図に示すような従来のこの種装置の有す
る問題点を解決した良好な電源装置を得ることが出来る
ものである。
第１図は従釆の電源装置の１例を示すブロック図、第２
図、第３図、第４図はそれぞれの改良例を示すブロック
図、第５図および第６図はそれぞれ本発明の１実施例を
示すブロック図、第７図は第１図〜第４図の構成の動作
説明図である。 ・・・・・・電源トランス、２・・・・・・整流回路、
３・・・・・・定電圧回路、４・・・・・・記憶回路（
負荷）、５・・・・・・大容量コンデンサ。第１図 第２図 第３図 第４図 第６図 第５図 第７図
図、第３図、第４図はそれぞれの改良例を示すブロック
図、第５図および第６図はそれぞれ本発明の１実施例を
示すブロック図、第７図は第１図〜第４図の構成の動作
説明図である。 ・・・・・・電源トランス、２・・・・・・整流回路、
３・・・・・・定電圧回路、４・・・・・・記憶回路（
負荷）、５・・・・・・大容量コンデンサ。第１図 第２図 第３図 第４図 第６図 第５図 第７図
Claims (1)
- １ 定電圧回路３の出力端子を第１のダイオードＤ＿１
を介して負荷回路４に接続し、前記定電圧回路３の入力
端子を第３のダイオードＤ＿３を介してコンデンサ５に
接続し、前記第１のダイオードＤ＿１と負荷回路４の接
続点と前記コンデンサ５を第２のダイオードＤ＿２を介
して接続するとともに、前記ダイオードＤ＿２に並列に
なるように前記定電圧回路３の出力端子の出力電圧が所
定の電圧になつた時に導通するトランジスタＱ＿１を接
続した電源装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53128979A JPS607858B2 (ja) | 1978-10-18 | 1978-10-18 | 電源装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53128979A JPS607858B2 (ja) | 1978-10-18 | 1978-10-18 | 電源装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5555624A JPS5555624A (en) | 1980-04-23 |
| JPS607858B2 true JPS607858B2 (ja) | 1985-02-27 |
Family
ID=14998116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53128979A Expired JPS607858B2 (ja) | 1978-10-18 | 1978-10-18 | 電源装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS607858B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57190422A (en) * | 1981-05-18 | 1982-11-24 | General Res Obu Erekutoronitsukusu:Kk | Transistor switch circuit |
| JPS59140724A (ja) * | 1983-01-31 | 1984-08-13 | Matsushita Electric Works Ltd | 遅延タイマ |
| GB8334310D0 (en) * | 1983-12-23 | 1984-02-01 | Gillette Co | Razor blades |
-
1978
- 1978-10-18 JP JP53128979A patent/JPS607858B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5555624A (en) | 1980-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO1990000830A1 (en) | Conversion circuit for limiting inrush current | |
| JPS63163612A (ja) | 制御電源回路 | |
| US5136175A (en) | Current supply circuit arrangement | |
| JPS607858B2 (ja) | 電源装置 | |
| JPS6015229Y2 (ja) | ソレノイド駆動装置 | |
| JPH041587B2 (ja) | ||
| JPH035040Y2 (ja) | ||
| JPS60183945A (ja) | バツクアツプ回路 | |
| JPH0241959Y2 (ja) | ||
| JPH1070837A (ja) | 電源バックアップ用キャパシタの充放電回路 | |
| JPH0215129Y2 (ja) | ||
| JPH0389845A (ja) | スロースタート回路 | |
| JPS6338694Y2 (ja) | ||
| JP2507757Y2 (ja) | 倍電圧整流自動切替回路 | |
| KR880002077Y1 (ko) | 휘발성 메모리용 전원자동전환장치 | |
| JPS6111438B2 (ja) | ||
| JP2522437Y2 (ja) | 突入電流防止回路 | |
| KR930003748Y1 (ko) | 스위칭 모드전력 공급장치(smps)용 단락 모드 회복시간 단축 장치 | |
| JPS603675Y2 (ja) | 電源装置 | |
| JPS5831214Y2 (ja) | 記憶装置用電源回路 | |
| JPH0431805Y2 (ja) | ||
| JPH0229441Y2 (ja) | ||
| JP2891721B2 (ja) | 無停電電源装置のバックアップ回路 | |
| KR870001261Y1 (ko) | 녹음기용 타이머 스탠드 바이-스위치의 오동작 방지회로 | |
| JPS591436Y2 (ja) | コンデンサ充電回路 |