JPS6139549A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6139549A JPS6139549A JP16001684A JP16001684A JPS6139549A JP S6139549 A JPS6139549 A JP S6139549A JP 16001684 A JP16001684 A JP 16001684A JP 16001684 A JP16001684 A JP 16001684A JP S6139549 A JPS6139549 A JP S6139549A
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- JP
- Japan
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- wiring
- gate electrode
- integrated circuit
- input terminal
- semiconductor integrated
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Links
- 239000004065 semiconductor Substances 0.000 title claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- OSVXSBDYLRYLIG-UHFFFAOYSA-N chlorine dioxide Inorganic materials O=Cl=O OSVXSBDYLRYLIG-UHFFFAOYSA-N 0.000 description 1
- 235000019398 chlorine dioxide Nutrition 0.000 description 1
- QBWCMBCROVPCKQ-UHFFFAOYSA-N chlorous acid Chemical compound OCl=O QBWCMBCROVPCKQ-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本彌明は半導体集積回路装置に係り、たとえばＣＭＯＳ
トランジスタを含む高速のゲートアレイＬＳＩ（Ｌａｒ
ｇｅ ５ｃａｌｅ Ｉｎｔａｇｒａｔｉｏｎ）に好適な
半導体集積回路装置に関する。
トランジスタを含む高速のゲートアレイＬＳＩ（Ｌａｒ
ｇｅ ５ｃａｌｅ Ｉｎｔａｇｒａｔｉｏｎ）に好適な
半導体集積回路装置に関する。
この種の半導体集積回路からなる論理ゲートにおいて、
その速度を変える方法として、例えば特開Ｍ５７−７２
３８１号公報に示されるように、ポリＳｉゲート電極に
按ながるポリＳｉの長さを変える方法が知られている。
その速度を変える方法として、例えば特開Ｍ５７−７２
３８１号公報に示されるように、ポリＳｉゲート電極に
按ながるポリＳｉの長さを変える方法が知られている。
しかし、この技術は精度の良い遅延回路を植成するもの
で、ポリＳｉゲート電極自体が持っている抵抗を！！！
識していないものである。
で、ポリＳｉゲート電極自体が持っている抵抗を！！！
識していないものである。
現在、ＣＭＯＳトランジスタからなるＬＳＩのＣｌＯ２
のゲートアレイは、該ＬＳＩの１６集積化に結びつくセ
ルフアライメント方式を採用しているため、そのほとん
どがリン処理されたポリＳｉから構成されているのが通
常である。しかし、そのポリＳｉゲート電極はシート抵
抗が約５０％と極めて大きいものであった。− このため、近年の微細加工技術の発展によって論理回路
の遅延時間がｌ ｎａａｃ前後になってくると前記ゲー
ト電極のシート抵抗が高速動作に対して無視できなくな
ってきた。
のゲートアレイは、該ＬＳＩの１６集積化に結びつくセ
ルフアライメント方式を採用しているため、そのほとん
どがリン処理されたポリＳｉから構成されているのが通
常である。しかし、そのポリＳｉゲート電極はシート抵
抗が約５０％と極めて大きいものであった。− このため、近年の微細加工技術の発展によって論理回路
の遅延時間がｌ ｎａａｃ前後になってくると前記ゲー
ト電極のシート抵抗が高速動作に対して無視できなくな
ってきた。
第７図は促来の半導体装積回路におけるＣＭＯＳインバ
ータの平面パターンの一例を示し、同図において、ＰＭ
Ｏ５１とＮＨＯ２２とから成り、それらは共通のポリ５
ｉｔｉｉ極３を有している。このポリＳｉ電極３は、上
述したようにセルフアライメント方式によって形成でき
るものであり、該電極自体をマスクとしてソース層、ド
レイン層を形成することができることから集積化を図る
ことができ、１チツプ上にたくさんのＭＯＳトランジス
タを組み込むことができるようになる。ＰＭＯ８１のソ
ース４は１層目の／ｌ！Ｊｌ （以下Ａ１１ｌと略す）
からなるｖ６゜電源線５とコンタクト孔６によって接続
されている。この配線層はそれが形成される面において
ＭＯＳトランジスタが形成されておらず、したかって高
集積化のための工夫をこらす必要がないことから、特に
低抵抗からなる八βで構成されている。ＮＨＯ５２（７
）／ −Ｘ７はＡｆｉｌ（７）ＧＮＤｉ’！！源線８と
フンタクト孔９によって接続されている。
ータの平面パターンの一例を示し、同図において、ＰＭ
Ｏ５１とＮＨＯ２２とから成り、それらは共通のポリ５
ｉｔｉｉ極３を有している。このポリＳｉ電極３は、上
述したようにセルフアライメント方式によって形成でき
るものであり、該電極自体をマスクとしてソース層、ド
レイン層を形成することができることから集積化を図る
ことができ、１チツプ上にたくさんのＭＯＳトランジス
タを組み込むことができるようになる。ＰＭＯ８１のソ
ース４は１層目の／ｌ！Ｊｌ （以下Ａ１１ｌと略す）
からなるｖ６゜電源線５とコンタクト孔６によって接続
されている。この配線層はそれが形成される面において
ＭＯＳトランジスタが形成されておらず、したかって高
集積化のための工夫をこらす必要がないことから、特に
低抵抗からなる八βで構成されている。ＮＨＯ５２（７
）／ −Ｘ７はＡｆｉｌ（７）ＧＮＤｉ’！！源線８と
フンタクト孔９によって接続されている。
ＰＭＯ３１のドレイン１０とＮＨＯ２２のドレイン１１
は出力部となるＡΩ１配８１２とコンタクト孔１３゜１
４を介して接続されている。このインバータの入力端子
はポリＳｉゲート電極３とコンタクト孔１５．１６を介
して接続されているＡｆｉ１部１７゜１８である。この
平面パターンのポリＳｉ電極部の抵抗を図示すると第８
図のようになる。すなわち、入力端子１７からＮＨＯ２
１の中央部までの抵抗２０ 、 ＮＭＯ５Ｉの中央部か
らＮＨＯ２１とＰＭＯ５２の境までの抵抗２１．その境
からＰＭＯ５２の中央部までの抵抗２２ 、 ＰＭＯ５
２の中央部から入力端子１８までの抵抗２３で表現でき
る。
は出力部となるＡΩ１配８１２とコンタクト孔１３゜１
４を介して接続されている。このインバータの入力端子
はポリＳｉゲート電極３とコンタクト孔１５．１６を介
して接続されているＡｆｉ１部１７゜１８である。この
平面パターンのポリＳｉ電極部の抵抗を図示すると第８
図のようになる。すなわち、入力端子１７からＮＨＯ２
１の中央部までの抵抗２０ 、 ＮＭＯ５Ｉの中央部か
らＮＨＯ２１とＰＭＯ５２の境までの抵抗２１．その境
からＰＭＯ５２の中央部までの抵抗２２ 、 ＰＭＯ５
２の中央部から入力端子１８までの抵抗２３で表現でき
る。
第９図は第８図の等価回路を示す、第７図、第８図と同
一部品は同一符号で示す、この等価回路から判かるよう
に、ＰＭＯ５ｉ側の入力端子１７から入力信号が入った
場合に、 ＮＨＯ５２が動作を始めるまでには抵抗２０
，２１．２２を信号が伝搬する必要がある。一方ＮＭＯ
５２側の入力端子１８から入力信号が入った場合にはＰ
ＭＯ３１が動作を始めるのに時間がかかる。このように
ＰＭＯ３側から入力が入るかＮＨＯ２側から入力が入る
かでゲートのスピードにアンバランスが生じ、かつ、ゲ
ート抵抗による遅れも無視できなくなる。たとえば、各
抵抗２０゜２１．２２．２３の値が１にΩで入力容量が
０．２ｐＦとするとＰＭＯ３ｌ側の入力端子１７から入
力が入った場合にＮＨＯ２２のゲートに入力信号が到達
するのに時定数ＲＣで０．６ｎｓａｃ要する。この回路
が１ ｎａａｃで動く必要のある時は蕪視できない値と
なる。
一部品は同一符号で示す、この等価回路から判かるよう
に、ＰＭＯ５ｉ側の入力端子１７から入力信号が入った
場合に、 ＮＨＯ５２が動作を始めるまでには抵抗２０
，２１．２２を信号が伝搬する必要がある。一方ＮＭＯ
５２側の入力端子１８から入力信号が入った場合にはＰ
ＭＯ３１が動作を始めるのに時間がかかる。このように
ＰＭＯ３側から入力が入るかＮＨＯ２側から入力が入る
かでゲートのスピードにアンバランスが生じ、かつ、ゲ
ート抵抗による遅れも無視できなくなる。たとえば、各
抵抗２０゜２１．２２．２３の値が１にΩで入力容量が
０．２ｐＦとするとＰＭＯ３ｌ側の入力端子１７から入
力が入った場合にＮＨＯ２２のゲートに入力信号が到達
するのに時定数ＲＣで０．６ｎｓａｃ要する。この回路
が１ ｎａａｃで動く必要のある時は蕪視できない値と
なる。
本発明の目的は、ポリＳｉゲート電極の抵抗の影響を除
去し、高速の半導体集積回路装置を提供するにある。
去し、高速の半導体集積回路装置を提供するにある。
上記目的を達成するため、本発明の特徴とするところは
、ゲートアレイＬＳＩでは一般的なＡ４２層配線のうち
の２層目のＡＩｌ配線でゲート電極抵抗を無視できるよ
うに、ＣＭＯＳトランジスタのＰＭＯ８＠入力端子とＮ
ＭＯＳ側入力端子とを接続したことにある。
、ゲートアレイＬＳＩでは一般的なＡ４２層配線のうち
の２層目のＡＩｌ配線でゲート電極抵抗を無視できるよ
うに、ＣＭＯＳトランジスタのＰＭＯ８＠入力端子とＮ
ＭＯＳ側入力端子とを接続したことにある。
第１１は１本発明による半導体集積回路装置の一実施例
を示す平面図である。同図において第７図と同符号のも
のは同材料を示している。第７図と異なる構成は、ＰＭ
Ｏ３ｌ側の入力端子１７とＮＨＯ５２側の入力端子１８
とをスルーホール４０．４１を介して、２層目のＡｌｌ
（以下ＡＩ！２と略す）配置１１４２を用いて接続し
ていることにある。
を示す平面図である。同図において第７図と同符号のも
のは同材料を示している。第７図と異なる構成は、ＰＭ
Ｏ３ｌ側の入力端子１７とＮＨＯ５２側の入力端子１８
とをスルーホール４０．４１を介して、２層目のＡｌｌ
（以下ＡＩ！２と略す）配置１１４２を用いて接続し
ていることにある。
このように接続した場合の等価回路を第２甲に示す、こ
の場合にあっても第９図と同一部品は同一符号で示す、
第９図と異なる点はＡΩ２配線４２によって入力端子１
７と１８が接続されていることである。このようにする
ことによって、ＰＭＯ５ｌ側の入力端子１７から信号が
入った場合、ＰＭＯ３１へは抵抗２０を、ＮにＯ３２へ
は抵抗２３を介して信号が伝達され、ＮＨＯ５２側の入
力端子１８から信号が入った場合も同様に各ＭＯ８へ信
号が伝達される。したがってこのようにすれば入力位置
によってスピードがアンバランスを生じることがなく、
かつ、抵抗２１．２２の影響を取り除いているので０．
４ ｎ５ｅｃ程度の高速化が図れる。
の場合にあっても第９図と同一部品は同一符号で示す、
第９図と異なる点はＡΩ２配線４２によって入力端子１
７と１８が接続されていることである。このようにする
ことによって、ＰＭＯ５ｌ側の入力端子１７から信号が
入った場合、ＰＭＯ３１へは抵抗２０を、ＮにＯ３２へ
は抵抗２３を介して信号が伝達され、ＮＨＯ５２側の入
力端子１８から信号が入った場合も同様に各ＭＯ８へ信
号が伝達される。したがってこのようにすれば入力位置
によってスピードがアンバランスを生じることがなく、
かつ、抵抗２１．２２の影響を取り除いているので０．
４ ｎ５ｅｃ程度の高速化が図れる。
本発明による半導体集積回路装置の他の実施例を第３図
に示す、第１図と同一部品は同一符号で示している。第
１ＩＩと異なる点はＡ２２配８６３が入力端子１７と１
８の他ニ、 ＰＭＯＳ １ トＮＮＯ３２’１７１間に
もコンタクト孔６０．ＡＪ１６１及びスルーホール６２
を介してゲート電極３と接続されていることにある。こ
のようにした平面パターンの等価回路を第４９に示す、
このようにすることによって、ＰＭＯＳ ｉ側の入力端
子１７がら入力信号が入った場合、ＰＭＯＳ １へは抵
抗２ｏと２１の並列抵抗を介して信号が伝達さ九、ＮＨ
Ｏ２２へは抵抗２２と２３の並列抵抗を介して信号が伝
達される。 ＮＭＯＳ２側の入力端子１８から信号が入
った場合も同様に各ＭＯ８へ信号が伝達される。したが
って、このようにすれば並列抵抗になった分、更に高速
化が図れる。
に示す、第１図と同一部品は同一符号で示している。第
１ＩＩと異なる点はＡ２２配８６３が入力端子１７と１
８の他ニ、 ＰＭＯＳ １ トＮＮＯ３２’１７１間に
もコンタクト孔６０．ＡＪ１６１及びスルーホール６２
を介してゲート電極３と接続されていることにある。こ
のようにした平面パターンの等価回路を第４９に示す、
このようにすることによって、ＰＭＯＳ ｉ側の入力端
子１７がら入力信号が入った場合、ＰＭＯＳ １へは抵
抗２ｏと２１の並列抵抗を介して信号が伝達さ九、ＮＨ
Ｏ２２へは抵抗２２と２３の並列抵抗を介して信号が伝
達される。 ＮＭＯＳ２側の入力端子１８から信号が入
った場合も同様に各ＭＯ８へ信号が伝達される。したが
って、このようにすれば並列抵抗になった分、更に高速
化が図れる。
さらに本発明による半導体集積回路装置の他の実施例を
第５図と第６図に示す、第５図に示したＬＳＩ中の論理
ゲート８０，８１．８２から成るバスは高速動作が要求
門れ、論理ゲート８３゜８４．８５．８６から成るパス
は厳しい高速動作が要求されないとする０本論理パスを
ゲートアレイＬＳＩ中に実現したものを第６図に示す、
基本セル列９０が配線領域９１をはさんで繰返し配置さ
れている。−一にゲートアレイＬＳＩはＡＱの２層配線
が用いられる。Ｉ！Ｉ中、一点鎖線はＡｊｌｌ配線、破
線はＡｊ１２配線、Ｘ印はＡｇｌ配線とＡｇ２配線を接
続するスルーホール、Ｖ印は論理ゲート８０，８１，８
３，８４，８５の出力部。
第５図と第６図に示す、第５図に示したＬＳＩ中の論理
ゲート８０，８１．８２から成るバスは高速動作が要求
門れ、論理ゲート８３゜８４．８５．８６から成るパス
は厳しい高速動作が要求されないとする０本論理パスを
ゲートアレイＬＳＩ中に実現したものを第６図に示す、
基本セル列９０が配線領域９１をはさんで繰返し配置さ
れている。−一にゲートアレイＬＳＩはＡＱの２層配線
が用いられる。Ｉ！Ｉ中、一点鎖線はＡｊｌｌ配線、破
線はＡｊ１２配線、Ｘ印はＡｇｌ配線とＡｇ２配線を接
続するスルーホール、Ｖ印は論理ゲート８０，８１，８
３，８４，８５の出力部。
０印は論理ゲートのポリＳｉゲートにＡｊ１２配線を接
続するスルーホール（第１図のスルーホール４０．４１
に相当）を示す、高速性を要する論理ゲート８０．８１
．８２の入力の等電位端子はＡｌ２２配線９２，９３．
９４によってそれぞれ結線されている（第１ＷＩのＡ慮
２配置８４２に相当）。
続するスルーホール（第１図のスルーホール４０．４１
に相当）を示す、高速性を要する論理ゲート８０．８１
．８２の入力の等電位端子はＡｌ２２配線９２，９３．
９４によってそれぞれ結線されている（第１ＷＩのＡ慮
２配置８４２に相当）。
一方、高速性を要しない論理ゲート８３，８４゜８５．
８６の入力の等電位端子はＡａ２配線で結線されずに第
２図に示すようにポリＳｉゲートのままである。
８６の入力の等電位端子はＡａ２配線で結線されずに第
２図に示すようにポリＳｉゲートのままである。
このような実施例によれば、ゲートアレイはもともとＡ
Ω２層配線であるので、マスク枚数を増やすことなく高
速性を要求されるクリティカルパスの高速化が図れる。
Ω２層配線であるので、マスク枚数を増やすことなく高
速性を要求されるクリティカルパスの高速化が図れる。
また、ポリＳｉゲートとＡ１２配線とを重ねて高速化を
図っているが、スピードを要しない箇所はポリＳｉゲー
トだけにしておくことが可能である。したがって、高速
性を要しない論理ゲート８４の上を、論理ゲート８０の
出力配線のうちのＡｌ１２配線９５が自由に通過できる
。更に他のＡ１２配線９６が、高速性を要しない論理ゲ
ート８５の上を通過でき為、このことは計算機による自
動配線が施されるゲートアレイの配線率の低下を防ぐ点
で効果が大きい、換言すれば、自動配線の自由度を落と
さずに、真に高速性が要求される箇所をマスク枚数の増
加なく高速化できる。
図っているが、スピードを要しない箇所はポリＳｉゲー
トだけにしておくことが可能である。したがって、高速
性を要しない論理ゲート８４の上を、論理ゲート８０の
出力配線のうちのＡｌ１２配線９５が自由に通過できる
。更に他のＡ１２配線９６が、高速性を要しない論理ゲ
ート８５の上を通過でき為、このことは計算機による自
動配線が施されるゲートアレイの配線率の低下を防ぐ点
で効果が大きい、換言すれば、自動配線の自由度を落と
さずに、真に高速性が要求される箇所をマスク枚数の増
加なく高速化できる。
したがって上述した実施例によれば、ゲート電極の抵抗
を影響を取り除くことができるので、その入力容量との
ＯＲの時定数で０．４ｎｓｓａｃ程度の高速化を図るこ
とのできる効果を有する。これは１ ｎ５ｅｃ以下のス
ピードを狙う論理ゲートにおいて著しく効果的となるも
のである。
を影響を取り除くことができるので、その入力容量との
ＯＲの時定数で０．４ｎｓｓａｃ程度の高速化を図るこ
とのできる効果を有する。これは１ ｎ５ｅｃ以下のス
ピードを狙う論理ゲートにおいて著しく効果的となるも
のである。
上述した実施例はＭＯ８ｈランジスタが形成されている
ＬＳＩを対象としたものであるが、ＭＩＳトランジスタ
が形成されたちの一般に適用できることはいうまでもな
い。
ＬＳＩを対象としたものであるが、ＭＩＳトランジスタ
が形成されたちの一般に適用できることはいうまでもな
い。
〔発明の効果］
以上、説明したことから明らかなように、本発明によれ
ば、ポリＳｉゲート電極の抵抗の影響を除去し、高速の
ものを得ることができるようになる。
ば、ポリＳｉゲート電極の抵抗の影響を除去し、高速の
ものを得ることができるようになる。
第１＠は本発明による半導体集積回路装置の一実施例の
構成を示す平面図、第２図は本発明による半導体集積回
路装置の一実施例を示す回路図、第３図は本発明による
半導体集積回路装置の他の実施例の構成を示す平面図、
第４図は第３図に示した半導体集積回路装置の回路図、
第５図及び第６図は本発明による半導体集積回路装置の
他の実の半導体集積回路装置の次層を示す説明図である
。 ４２．６３−ＡＪ２配線、４０，４１．６２・Ｘルーホ
ール、３・・・ポリＳｉゲート電極。
構成を示す平面図、第２図は本発明による半導体集積回
路装置の一実施例を示す回路図、第３図は本発明による
半導体集積回路装置の他の実施例の構成を示す平面図、
第４図は第３図に示した半導体集積回路装置の回路図、
第５図及び第６図は本発明による半導体集積回路装置の
他の実の半導体集積回路装置の次層を示す説明図である
。 ４２．６３−ＡＪ２配線、４０，４１．６２・Ｘルーホ
ール、３・・・ポリＳｉゲート電極。
Claims (1)
- 【特許請求の範囲】 １、半導体基板と、この半導体基板表面に形成されゲー
ト電極が比較的高抵抗の複数のＭＩＳトランジスタと、
該ゲート電極と同材料からなる配線層と、該ＭＩＳトラ
ンジスタおよび前記配線層を被つて形成される絶縁膜と
、この絶縁膜の表面に形成され前記ゲート電極よりも低
抵抗からなる２層目の配線層とからなる半導体集積回路
装置において、前記２層目の配線層は、前記ゲート電極
およびこのゲート電極と同材料からなる配線層の一部を
短絡するものを含んでいることを特徴とする半導体集積
回路装置。 ２、ゲート電極は多結晶シリコンから構成されている特
許請求の範囲第１項記載の半導体集積回路装置。 ３、２層目の配線層はアルミニウムから構成されている
特許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16001684A JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16001684A JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6139549A true JPS6139549A (ja) | 1986-02-25 |
Family
ID=15706153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16001684A Pending JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6139549A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
-
1984
- 1984-07-30 JP JP16001684A patent/JPS6139549A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
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