JPS6139549A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6139549A JPS6139549A JP16001684A JP16001684A JPS6139549A JP S6139549 A JPS6139549 A JP S6139549A JP 16001684 A JP16001684 A JP 16001684A JP 16001684 A JP16001684 A JP 16001684A JP S6139549 A JPS6139549 A JP S6139549A
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- gate electrode
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- semiconductor integrated
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- 239000004065 semiconductor Substances 0.000 title claims description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 18
- 239000000463 material Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims 1
- 229910052782 aluminium Inorganic materials 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 6
- 230000000694 effects Effects 0.000 abstract description 3
- 230000010354 integration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- OSVXSBDYLRYLIG-UHFFFAOYSA-N chlorine dioxide Inorganic materials O=Cl=O OSVXSBDYLRYLIG-UHFFFAOYSA-N 0.000 description 1
- 235000019398 chlorine dioxide Nutrition 0.000 description 1
- QBWCMBCROVPCKQ-UHFFFAOYSA-N chlorous acid Chemical compound OCl=O QBWCMBCROVPCKQ-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本彌明は半導体集積回路装置に係り、たとえばCMOS
トランジスタを含む高速のゲートアレイLSI(Lar
ge 5cale Intagration)に好適な
半導体集積回路装置に関する。
トランジスタを含む高速のゲートアレイLSI(Lar
ge 5cale Intagration)に好適な
半導体集積回路装置に関する。
この種の半導体集積回路からなる論理ゲートにおいて、
その速度を変える方法として、例えば特開M57−72
381号公報に示されるように、ポリSiゲート電極に
按ながるポリSiの長さを変える方法が知られている。
その速度を変える方法として、例えば特開M57−72
381号公報に示されるように、ポリSiゲート電極に
按ながるポリSiの長さを変える方法が知られている。
しかし、この技術は精度の良い遅延回路を植成するもの
で、ポリSiゲート電極自体が持っている抵抗を!!!
識していないものである。
で、ポリSiゲート電極自体が持っている抵抗を!!!
識していないものである。
現在、CMOSトランジスタからなるLSIのClO2
のゲートアレイは、該LSIの16集積化に結びつくセ
ルフアライメント方式を採用しているため、そのほとん
どがリン処理されたポリSiから構成されているのが通
常である。しかし、そのポリSiゲート電極はシート抵
抗が約50%と極めて大きいものであった。− このため、近年の微細加工技術の発展によって論理回路
の遅延時間がl naac前後になってくると前記ゲー
ト電極のシート抵抗が高速動作に対して無視できなくな
ってきた。
のゲートアレイは、該LSIの16集積化に結びつくセ
ルフアライメント方式を採用しているため、そのほとん
どがリン処理されたポリSiから構成されているのが通
常である。しかし、そのポリSiゲート電極はシート抵
抗が約50%と極めて大きいものであった。− このため、近年の微細加工技術の発展によって論理回路
の遅延時間がl naac前後になってくると前記ゲー
ト電極のシート抵抗が高速動作に対して無視できなくな
ってきた。
第7図は促来の半導体装積回路におけるCMOSインバ
ータの平面パターンの一例を示し、同図において、PM
O51とNHO22とから成り、それらは共通のポリ5
itii極3を有している。このポリSi電極3は、上
述したようにセルフアライメント方式によって形成でき
るものであり、該電極自体をマスクとしてソース層、ド
レイン層を形成することができることから集積化を図る
ことができ、1チツプ上にたくさんのMOSトランジス
タを組み込むことができるようになる。PMO81のソ
ース4は1層目の/l!Jl (以下A11lと略す)
からなるv6゜電源線5とコンタクト孔6によって接続
されている。この配線層はそれが形成される面において
MOSトランジスタが形成されておらず、したかって高
集積化のための工夫をこらす必要がないことから、特に
低抵抗からなる八βで構成されている。NHO52(7
)/ −X7はAfil(7)GNDi’!!源線8と
フンタクト孔9によって接続されている。
ータの平面パターンの一例を示し、同図において、PM
O51とNHO22とから成り、それらは共通のポリ5
itii極3を有している。このポリSi電極3は、上
述したようにセルフアライメント方式によって形成でき
るものであり、該電極自体をマスクとしてソース層、ド
レイン層を形成することができることから集積化を図る
ことができ、1チツプ上にたくさんのMOSトランジス
タを組み込むことができるようになる。PMO81のソ
ース4は1層目の/l!Jl (以下A11lと略す)
からなるv6゜電源線5とコンタクト孔6によって接続
されている。この配線層はそれが形成される面において
MOSトランジスタが形成されておらず、したかって高
集積化のための工夫をこらす必要がないことから、特に
低抵抗からなる八βで構成されている。NHO52(7
)/ −X7はAfil(7)GNDi’!!源線8と
フンタクト孔9によって接続されている。
PMO31のドレイン10とNHO22のドレイン11
は出力部となるAΩ1配812とコンタクト孔13゜1
4を介して接続されている。このインバータの入力端子
はポリSiゲート電極3とコンタクト孔15.16を介
して接続されているAfi1部17゜18である。この
平面パターンのポリSi電極部の抵抗を図示すると第8
図のようになる。すなわち、入力端子17からNHO2
1の中央部までの抵抗20 、 NMO5Iの中央部か
らNHO21とPMO52の境までの抵抗21.その境
からPMO52の中央部までの抵抗22 、 PMO5
2の中央部から入力端子18までの抵抗23で表現でき
る。
は出力部となるAΩ1配812とコンタクト孔13゜1
4を介して接続されている。このインバータの入力端子
はポリSiゲート電極3とコンタクト孔15.16を介
して接続されているAfi1部17゜18である。この
平面パターンのポリSi電極部の抵抗を図示すると第8
図のようになる。すなわち、入力端子17からNHO2
1の中央部までの抵抗20 、 NMO5Iの中央部か
らNHO21とPMO52の境までの抵抗21.その境
からPMO52の中央部までの抵抗22 、 PMO5
2の中央部から入力端子18までの抵抗23で表現でき
る。
第9図は第8図の等価回路を示す、第7図、第8図と同
一部品は同一符号で示す、この等価回路から判かるよう
に、PMO5i側の入力端子17から入力信号が入った
場合に、 NHO52が動作を始めるまでには抵抗20
,21.22を信号が伝搬する必要がある。一方NMO
52側の入力端子18から入力信号が入った場合にはP
MO31が動作を始めるのに時間がかかる。このように
PMO3側から入力が入るかNHO2側から入力が入る
かでゲートのスピードにアンバランスが生じ、かつ、ゲ
ート抵抗による遅れも無視できなくなる。たとえば、各
抵抗20゜21.22.23の値が1にΩで入力容量が
0.2pFとするとPMO3l側の入力端子17から入
力が入った場合にNHO22のゲートに入力信号が到達
するのに時定数RCで0.6nsac要する。この回路
が1 naacで動く必要のある時は蕪視できない値と
なる。
一部品は同一符号で示す、この等価回路から判かるよう
に、PMO5i側の入力端子17から入力信号が入った
場合に、 NHO52が動作を始めるまでには抵抗20
,21.22を信号が伝搬する必要がある。一方NMO
52側の入力端子18から入力信号が入った場合にはP
MO31が動作を始めるのに時間がかかる。このように
PMO3側から入力が入るかNHO2側から入力が入る
かでゲートのスピードにアンバランスが生じ、かつ、ゲ
ート抵抗による遅れも無視できなくなる。たとえば、各
抵抗20゜21.22.23の値が1にΩで入力容量が
0.2pFとするとPMO3l側の入力端子17から入
力が入った場合にNHO22のゲートに入力信号が到達
するのに時定数RCで0.6nsac要する。この回路
が1 naacで動く必要のある時は蕪視できない値と
なる。
本発明の目的は、ポリSiゲート電極の抵抗の影響を除
去し、高速の半導体集積回路装置を提供するにある。
去し、高速の半導体集積回路装置を提供するにある。
上記目的を達成するため、本発明の特徴とするところは
、ゲートアレイLSIでは一般的なA42層配線のうち
の2層目のAIl配線でゲート電極抵抗を無視できるよ
うに、CMOSトランジスタのPMO8@入力端子とN
MOS側入力端子とを接続したことにある。
、ゲートアレイLSIでは一般的なA42層配線のうち
の2層目のAIl配線でゲート電極抵抗を無視できるよ
うに、CMOSトランジスタのPMO8@入力端子とN
MOS側入力端子とを接続したことにある。
第11は1本発明による半導体集積回路装置の一実施例
を示す平面図である。同図において第7図と同符号のも
のは同材料を示している。第7図と異なる構成は、PM
O3l側の入力端子17とNHO52側の入力端子18
とをスルーホール40.41を介して、2層目のAll
(以下AI!2と略す)配置1142を用いて接続し
ていることにある。
を示す平面図である。同図において第7図と同符号のも
のは同材料を示している。第7図と異なる構成は、PM
O3l側の入力端子17とNHO52側の入力端子18
とをスルーホール40.41を介して、2層目のAll
(以下AI!2と略す)配置1142を用いて接続し
ていることにある。
このように接続した場合の等価回路を第2甲に示す、こ
の場合にあっても第9図と同一部品は同一符号で示す、
第9図と異なる点はAΩ2配線42によって入力端子1
7と18が接続されていることである。このようにする
ことによって、PMO5l側の入力端子17から信号が
入った場合、PMO31へは抵抗20を、NにO32へ
は抵抗23を介して信号が伝達され、NHO52側の入
力端子18から信号が入った場合も同様に各MO8へ信
号が伝達される。したがってこのようにすれば入力位置
によってスピードがアンバランスを生じることがなく、
かつ、抵抗21.22の影響を取り除いているので0.
4 n5ec程度の高速化が図れる。
の場合にあっても第9図と同一部品は同一符号で示す、
第9図と異なる点はAΩ2配線42によって入力端子1
7と18が接続されていることである。このようにする
ことによって、PMO5l側の入力端子17から信号が
入った場合、PMO31へは抵抗20を、NにO32へ
は抵抗23を介して信号が伝達され、NHO52側の入
力端子18から信号が入った場合も同様に各MO8へ信
号が伝達される。したがってこのようにすれば入力位置
によってスピードがアンバランスを生じることがなく、
かつ、抵抗21.22の影響を取り除いているので0.
4 n5ec程度の高速化が図れる。
本発明による半導体集積回路装置の他の実施例を第3図
に示す、第1図と同一部品は同一符号で示している。第
1IIと異なる点はA22配863が入力端子17と1
8の他ニ、 PMOS 1 トNNO32’171間に
もコンタクト孔60.AJ161及びスルーホール62
を介してゲート電極3と接続されていることにある。こ
のようにした平面パターンの等価回路を第49に示す、
このようにすることによって、PMOS i側の入力端
子17がら入力信号が入った場合、PMOS 1へは抵
抗2oと21の並列抵抗を介して信号が伝達さ九、NH
O22へは抵抗22と23の並列抵抗を介して信号が伝
達される。 NMOS2側の入力端子18から信号が入
った場合も同様に各MO8へ信号が伝達される。したが
って、このようにすれば並列抵抗になった分、更に高速
化が図れる。
に示す、第1図と同一部品は同一符号で示している。第
1IIと異なる点はA22配863が入力端子17と1
8の他ニ、 PMOS 1 トNNO32’171間に
もコンタクト孔60.AJ161及びスルーホール62
を介してゲート電極3と接続されていることにある。こ
のようにした平面パターンの等価回路を第49に示す、
このようにすることによって、PMOS i側の入力端
子17がら入力信号が入った場合、PMOS 1へは抵
抗2oと21の並列抵抗を介して信号が伝達さ九、NH
O22へは抵抗22と23の並列抵抗を介して信号が伝
達される。 NMOS2側の入力端子18から信号が入
った場合も同様に各MO8へ信号が伝達される。したが
って、このようにすれば並列抵抗になった分、更に高速
化が図れる。
さらに本発明による半導体集積回路装置の他の実施例を
第5図と第6図に示す、第5図に示したLSI中の論理
ゲート80,81.82から成るバスは高速動作が要求
門れ、論理ゲート83゜84.85.86から成るパス
は厳しい高速動作が要求されないとする0本論理パスを
ゲートアレイLSI中に実現したものを第6図に示す、
基本セル列90が配線領域91をはさんで繰返し配置さ
れている。−一にゲートアレイLSIはAQの2層配線
が用いられる。I!I中、一点鎖線はAjll配線、破
線はAj12配線、X印はAgl配線とAg2配線を接
続するスルーホール、V印は論理ゲート80,81,8
3,84,85の出力部。
第5図と第6図に示す、第5図に示したLSI中の論理
ゲート80,81.82から成るバスは高速動作が要求
門れ、論理ゲート83゜84.85.86から成るパス
は厳しい高速動作が要求されないとする0本論理パスを
ゲートアレイLSI中に実現したものを第6図に示す、
基本セル列90が配線領域91をはさんで繰返し配置さ
れている。−一にゲートアレイLSIはAQの2層配線
が用いられる。I!I中、一点鎖線はAjll配線、破
線はAj12配線、X印はAgl配線とAg2配線を接
続するスルーホール、V印は論理ゲート80,81,8
3,84,85の出力部。
0印は論理ゲートのポリSiゲートにAj12配線を接
続するスルーホール(第1図のスルーホール40.41
に相当)を示す、高速性を要する論理ゲート80.81
.82の入力の等電位端子はAl22配線92,93.
94によってそれぞれ結線されている(第1WIのA慮
2配置842に相当)。
続するスルーホール(第1図のスルーホール40.41
に相当)を示す、高速性を要する論理ゲート80.81
.82の入力の等電位端子はAl22配線92,93.
94によってそれぞれ結線されている(第1WIのA慮
2配置842に相当)。
一方、高速性を要しない論理ゲート83,84゜85.
86の入力の等電位端子はAa2配線で結線されずに第
2図に示すようにポリSiゲートのままである。
86の入力の等電位端子はAa2配線で結線されずに第
2図に示すようにポリSiゲートのままである。
このような実施例によれば、ゲートアレイはもともとA
Ω2層配線であるので、マスク枚数を増やすことなく高
速性を要求されるクリティカルパスの高速化が図れる。
Ω2層配線であるので、マスク枚数を増やすことなく高
速性を要求されるクリティカルパスの高速化が図れる。
また、ポリSiゲートとA12配線とを重ねて高速化を
図っているが、スピードを要しない箇所はポリSiゲー
トだけにしておくことが可能である。したがって、高速
性を要しない論理ゲート84の上を、論理ゲート80の
出力配線のうちのAl12配線95が自由に通過できる
。更に他のA12配線96が、高速性を要しない論理ゲ
ート85の上を通過でき為、このことは計算機による自
動配線が施されるゲートアレイの配線率の低下を防ぐ点
で効果が大きい、換言すれば、自動配線の自由度を落と
さずに、真に高速性が要求される箇所をマスク枚数の増
加なく高速化できる。
図っているが、スピードを要しない箇所はポリSiゲー
トだけにしておくことが可能である。したがって、高速
性を要しない論理ゲート84の上を、論理ゲート80の
出力配線のうちのAl12配線95が自由に通過できる
。更に他のA12配線96が、高速性を要しない論理ゲ
ート85の上を通過でき為、このことは計算機による自
動配線が施されるゲートアレイの配線率の低下を防ぐ点
で効果が大きい、換言すれば、自動配線の自由度を落と
さずに、真に高速性が要求される箇所をマスク枚数の増
加なく高速化できる。
したがって上述した実施例によれば、ゲート電極の抵抗
を影響を取り除くことができるので、その入力容量との
ORの時定数で0.4nssac程度の高速化を図るこ
とのできる効果を有する。これは1 n5ec以下のス
ピードを狙う論理ゲートにおいて著しく効果的となるも
のである。
を影響を取り除くことができるので、その入力容量との
ORの時定数で0.4nssac程度の高速化を図るこ
とのできる効果を有する。これは1 n5ec以下のス
ピードを狙う論理ゲートにおいて著しく効果的となるも
のである。
上述した実施例はMO8hランジスタが形成されている
LSIを対象としたものであるが、MISトランジスタ
が形成されたちの一般に適用できることはいうまでもな
い。
LSIを対象としたものであるが、MISトランジスタ
が形成されたちの一般に適用できることはいうまでもな
い。
〔発明の効果]
以上、説明したことから明らかなように、本発明によれ
ば、ポリSiゲート電極の抵抗の影響を除去し、高速の
ものを得ることができるようになる。
ば、ポリSiゲート電極の抵抗の影響を除去し、高速の
ものを得ることができるようになる。
第1@は本発明による半導体集積回路装置の一実施例の
構成を示す平面図、第2図は本発明による半導体集積回
路装置の一実施例を示す回路図、第3図は本発明による
半導体集積回路装置の他の実施例の構成を示す平面図、
第4図は第3図に示した半導体集積回路装置の回路図、
第5図及び第6図は本発明による半導体集積回路装置の
他の実の半導体集積回路装置の次層を示す説明図である
。 42.63−AJ2配線、40,41.62・Xルーホ
ール、3・・・ポリSiゲート電極。
構成を示す平面図、第2図は本発明による半導体集積回
路装置の一実施例を示す回路図、第3図は本発明による
半導体集積回路装置の他の実施例の構成を示す平面図、
第4図は第3図に示した半導体集積回路装置の回路図、
第5図及び第6図は本発明による半導体集積回路装置の
他の実の半導体集積回路装置の次層を示す説明図である
。 42.63−AJ2配線、40,41.62・Xルーホ
ール、3・・・ポリSiゲート電極。
Claims (1)
- 【特許請求の範囲】 1、半導体基板と、この半導体基板表面に形成されゲー
ト電極が比較的高抵抗の複数のMISトランジスタと、
該ゲート電極と同材料からなる配線層と、該MISトラ
ンジスタおよび前記配線層を被つて形成される絶縁膜と
、この絶縁膜の表面に形成され前記ゲート電極よりも低
抵抗からなる2層目の配線層とからなる半導体集積回路
装置において、前記2層目の配線層は、前記ゲート電極
およびこのゲート電極と同材料からなる配線層の一部を
短絡するものを含んでいることを特徴とする半導体集積
回路装置。 2、ゲート電極は多結晶シリコンから構成されている特
許請求の範囲第1項記載の半導体集積回路装置。 3、2層目の配線層はアルミニウムから構成されている
特許請求の範囲第1項記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16001684A JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16001684A JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6139549A true JPS6139549A (ja) | 1986-02-25 |
Family
ID=15706153
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16001684A Pending JPS6139549A (ja) | 1984-07-30 | 1984-07-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6139549A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
-
1984
- 1984-07-30 JP JP16001684A patent/JPS6139549A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57100746A (en) * | 1980-12-15 | 1982-06-23 | Toshiba Corp | Semiconductor integrated circuit device |
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