JPS6137713B2 - - Google Patents
Info
- Publication number
- JPS6137713B2 JPS6137713B2 JP12607082A JP12607082A JPS6137713B2 JP S6137713 B2 JPS6137713 B2 JP S6137713B2 JP 12607082 A JP12607082 A JP 12607082A JP 12607082 A JP12607082 A JP 12607082A JP S6137713 B2 JPS6137713 B2 JP S6137713B2
- Authority
- JP
- Japan
- Prior art keywords
- rom
- terminal
- latch
- address
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- 101100087530 Caenorhabditis elegans rom-1 gene Proteins 0.000 description 1
- 101001106432 Homo sapiens Rod outer segment membrane protein 1 Proteins 0.000 description 1
- 101100305983 Mus musculus Rom1 gene Proteins 0.000 description 1
- 102100021424 Rod outer segment membrane protein 1 Human genes 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
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- 238000005259 measurement Methods 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
本発明はROMの制御装置に関し、更に詳述す
ると、ROMの消費電力を低減させるための制御
装置に関する。
ると、ROMの消費電力を低減させるための制御
装置に関する。
一般に、データバスとアドレスバスを共用する
場合は、第１図に示すように、ROMの指定アド
レスをデータ読み出し時だけ一時記憶するための
ラツチ回路が併用される。図において、OE端子
はアウトプツト・イネーブル端子であつて、
CPUからROMセレクト信号を受けROMのデータ
出力を可能にするための端子であり、CE端子は
チツプ・イネーブル端子であつて、この端子電位
をHiレベルにすることによりROMを待機モード
に保ち、その間の消費電力を低減化することがで
きる端子である。また、LT端子はラツチ端子で
あつて、CPUからアドレスラツチ・イネーブル
信号を受けアドレスバスからの入力のラツチを可
能にする端子である。VCC端子は電源端子であ
る。なお、OE、CE、LT各端子について、内部
回路によりイネーブル信号の立ち上がり時に有効
に作用するよう製作されたものと、イネーブル信
号の立ち下がり時に有効に作用するよう製作され
たものとがあり、前者をOE、CE、LTで表し、
後者を、、で表す。立ち下がりのタイ
ミングは立ち上がりのタイミングに比べて、当
然、イネーブル信号の時間隔だけ遅れることにな
る。
場合は、第１図に示すように、ROMの指定アド
レスをデータ読み出し時だけ一時記憶するための
ラツチ回路が併用される。図において、OE端子
はアウトプツト・イネーブル端子であつて、
CPUからROMセレクト信号を受けROMのデータ
出力を可能にするための端子であり、CE端子は
チツプ・イネーブル端子であつて、この端子電位
をHiレベルにすることによりROMを待機モード
に保ち、その間の消費電力を低減化することがで
きる端子である。また、LT端子はラツチ端子で
あつて、CPUからアドレスラツチ・イネーブル
信号を受けアドレスバスからの入力のラツチを可
能にする端子である。VCC端子は電源端子であ
る。なお、OE、CE、LT各端子について、内部
回路によりイネーブル信号の立ち上がり時に有効
に作用するよう製作されたものと、イネーブル信
号の立ち下がり時に有効に作用するよう製作され
たものとがあり、前者をOE、CE、LTで表し、
後者を、、で表す。立ち下がりのタイ
ミングは立ち上がりのタイミングに比べて、当
然、イネーブル信号の時間隔だけ遅れることにな
る。
一方、システム制御機器や計測機器において、
CPU及びROM等を小型容器に収納し且つ密封し
たい場合があり、そのために、ハードウエアの容
積の小型化と発熱量すなわち消費電力の低減化が
要請されている。第１図に示す回路は容積的には
最も簡単であるが、ROMに常時定格電流が流れ
ているため発熱量が大きく、放熱手段を必要とす
る。
CPU及びROM等を小型容器に収納し且つ密封し
たい場合があり、そのために、ハードウエアの容
積の小型化と発熱量すなわち消費電力の低減化が
要請されている。第１図に示す回路は容積的には
最も簡単であるが、ROMに常時定格電流が流れ
ているため発熱量が大きく、放熱手段を必要とす
る。
これに対し、第２図に示すように、上述した待
機モードを利用するため、CE端子にCE端子制御
回路を接続し、CPUからROMセレクト信号が出
力されるごとにCE端子をHiレベル制御すれば、
ROM自体の消費電力は低減されるが、制御回路
を付加した分だけハードウエアの容積が増大し、
更に、付加部分からも発熱するため好ましくな
い。
機モードを利用するため、CE端子にCE端子制御
回路を接続し、CPUからROMセレクト信号が出
力されるごとにCE端子をHiレベル制御すれば、
ROM自体の消費電力は低減されるが、制御回路
を付加した分だけハードウエアの容積が増大し、
更に、付加部分からも発熱するため好ましくな
い。
更に、第３図に示すように、電源端子VCCと
電源線のトランジスタ等のスイツチング素子を介
在させる手段も試みられているが、この方式で
は、通電後ROMが安定状態に達してROMアクセ
ス可能になるまでの所要時間をとらねばならず、
ハードウエアの容積が増大するほかシステム全体
の処理スピードが低下するので好ましくない。
電源線のトランジスタ等のスイツチング素子を介
在させる手段も試みられているが、この方式で
は、通電後ROMが安定状態に達してROMアクセ
ス可能になるまでの所要時間をとらねばならず、
ハードウエアの容積が増大するほかシステム全体
の処理スピードが低下するので好ましくない。
本発明の目的は、ハードウエアの容積を増大さ
せることなく、且つ、システム全体の性能をいさ
さかも低下させることなく、消費電力を低減化し
て機器の発熱量を抑えたROM制御装置を提供す
ることにある。
せることなく、且つ、システム全体の性能をいさ
さかも低下させることなく、消費電力を低減化し
て機器の発熱量を抑えたROM制御装置を提供す
ることにある。
本発明のROM制御装置は、ROMの電源端子
VOCに常時電源電圧を印加したまま、ラツチ回
路のラツチ端子LTをROMの端子に接続した
ことを特徴としている。
VOCに常時電源電圧を印加したまま、ラツチ回
路のラツチ端子LTをROMの端子に接続した
ことを特徴としている。
第４図に本発明の実施例を示す。
ROM１はラツチ回路２のラツチアドレス３に
係る記憶内容をデータ出力する。バス４はデータ
バスとアドレスバスを時分割制御により共用して
いる。ROM１の電源VCCは直接電源線に接続さ
れ、ROMの端子にCPUからROMセレクト信
号が導入され、ROMの端子とラツチ回路の
端子が直接接続されてCRUからアドレスラツ
チ信号が導入されている。
係る記憶内容をデータ出力する。バス４はデータ
バスとアドレスバスを時分割制御により共用して
いる。ROM１の電源VCCは直接電源線に接続さ
れ、ROMの端子にCPUからROMセレクト信
号が導入され、ROMの端子とラツチ回路の
端子が直接接続されてCRUからアドレスラツ
チ信号が導入されている。
第５図にタイムチヤートを示す。バス４には浮
遊期間FLをはさんでアドレス伝送期間ADRとデ
ータ等の伝送期間INが交互に現れる。これと同
期してROMセレクト信号とアドレスラツチ信号
が図示のタイミングで出力されるから、ROMの
端子電位はアドレスラツチ信号と同一波形に
なり、ROMには端子がLoレベルのときだけ定
格電流が供給され、端子がHiレベルのときは
微少電流のみが供給される。その結果、第１図に
示した従来例と比較してROMの消費電力は約2/3
に減少し、従つて、発熱量は電流の二乗に比例す
るからほぼ半分に減少した。
遊期間FLをはさんでアドレス伝送期間ADRとデ
ータ等の伝送期間INが交互に現れる。これと同
期してROMセレクト信号とアドレスラツチ信号
が図示のタイミングで出力されるから、ROMの
端子電位はアドレスラツチ信号と同一波形に
なり、ROMには端子がLoレベルのときだけ定
格電流が供給され、端子がHiレベルのときは
微少電流のみが供給される。その結果、第１図に
示した従来例と比較してROMの消費電力は約2/3
に減少し、従つて、発熱量は電流の二乗に比例す
るからほぼ半分に減少した。
本発明はROMを構成しているメモリーの種類
にかかわらず実施することができる。
にかかわらず実施することができる。
本発明によれば、きわめて簡易な構成にもかか
わらず、システム全体の性能を損なわず、且つハ
ードウエアの容積を増大させることなく、ROM
の消費電力及び発熱を大幅に低減することができ
るので、小型容器内に密封収容して使用される制
御機器に実施して特に効果が大きい。
わらず、システム全体の性能を損なわず、且つハ
ードウエアの容積を増大させることなく、ROM
の消費電力及び発熱を大幅に低減することができ
るので、小型容器内に密封収容して使用される制
御機器に実施して特に効果が大きい。
第１図、第２図及び第３図は従来例を示す図で
ある。第４図は本発明実施例を示す回路図であ
る。第５図は本発明の作用説明図である。 CE……チツプイネーブル端子、LT……ラツチ
端子。
ある。第４図は本発明実施例を示す回路図であ
る。第５図は本発明の作用説明図である。 CE……チツプイネーブル端子、LT……ラツチ
端子。
Claims (1)
- １ データバスとアドレスバスを共用し、ROM
の指定アドレスをラツチ回路に一時記憶し、その
ラツチアドレスにより上記ROMのデータを読み
出す方式において、上記ROMの電源端子を電源
線に直接接続し、上記ラツチ回路がCPUからア
ドレスラツチ信号を導入するためのラツチ端子を
上記ROMのチツプイネーブル端子に接続してな
ることを特徴とするROMの制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126070A JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57126070A JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5916197A JPS5916197A (ja) | 1984-01-27 |
| JPS6137713B2 true JPS6137713B2 (ja) | 1986-08-25 |
Family
ID=14925865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57126070A Granted JPS5916197A (ja) | 1982-07-19 | 1982-07-19 | Ｒｏｍの制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5916197A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4644494A (en) * | 1984-02-06 | 1987-02-17 | Sundstrand Data Control, Inc. | Solid state memory for aircraft flight data recorder systems |
-
1982
- 1982-07-19 JP JP57126070A patent/JPS5916197A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5916197A (ja) | 1984-01-27 |
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