JPS6132852B2 - - Google Patents
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- JPS6132852B2 JPS6132852B2 JP14498379A JP14498379A JPS6132852B2 JP S6132852 B2 JPS6132852 B2 JP S6132852B2 JP 14498379 A JP14498379 A JP 14498379A JP 14498379 A JP14498379 A JP 14498379A JP S6132852 B2 JPS6132852 B2 JP S6132852B2
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- Japan
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- 238000003860 storage Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000010355 oscillation Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03J—TUNING RESONANT CIRCUITS; SELECTING RESONANT CIRCUITS
- H03J5/00—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner
- H03J5/02—Discontinuous tuning; Selecting predetermined frequencies; Selecting frequency bands with or without continuous tuning in one or more of the bands, e.g. push-button tuning, turret tuner with variable tuning element having a number of predetermined settings and adjustable to a desired one of these settings
- H03J5/0245—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form
- H03J5/0272—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer
- H03J5/0281—Discontinuous tuning using an electrical variable impedance element, e.g. a voltage variable reactive diode, in which no corresponding analogue value either exists or is preset, i.e. the tuning information is only available in a digital form the digital values being used to preset a counter or a frequency divider in a phase locked loop, e.g. frequency synthesizer the digital values being held in an auxiliary non erasable memory
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Superheterodyne Receivers (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
Description
【発明の詳細な説明】
本発明はテレビジヨン受像機、FM（周波数変
調）ラジオ受信機、AM（振幅変調）ラジオ受信
機等の選局装置に関するものである。
調）ラジオ受信機、AM（振幅変調）ラジオ受信
機等の選局装置に関するものである。
第１図は従来のPLL（位相ロツクループ）周波
数シンセサイザ方式の選局装置の１例を示すブロ
ツク図である。これを説明すると、電圧制御局部
発振器１、プリスケーラ２、プログラマブル分周
器３、位相比較器４、低域波器５からなるルー
プを有し、基準発振器６の出力を基準分周器７で
分周して、位相比較器４の一方の入力端子に加え
るとともに、チヤンネル選択器８によつて制御さ
れるコード変換器９の出力コードで、プログラマ
ブル分周器３の分周比を決めて、その出力を位相
比較器４の他方の入力とすることにより選局希望
の局部発振周波数を合成する。局部発振出力と高
周波増幅器１０の出力とを混合器１１で混合して
中間周波出力を得、この出力を中間周波増幅器１
２で増幅して検波回路１３で検波し、出力回路１
４を経て出力装置１５に出力する。なお、チヤン
ネル番号表示器１６で受信中のチヤンネルを表示
する。
数シンセサイザ方式の選局装置の１例を示すブロ
ツク図である。これを説明すると、電圧制御局部
発振器１、プリスケーラ２、プログラマブル分周
器３、位相比較器４、低域波器５からなるルー
プを有し、基準発振器６の出力を基準分周器７で
分周して、位相比較器４の一方の入力端子に加え
るとともに、チヤンネル選択器８によつて制御さ
れるコード変換器９の出力コードで、プログラマ
ブル分周器３の分周比を決めて、その出力を位相
比較器４の他方の入力とすることにより選局希望
の局部発振周波数を合成する。局部発振出力と高
周波増幅器１０の出力とを混合器１１で混合して
中間周波出力を得、この出力を中間周波増幅器１
２で増幅して検波回路１３で検波し、出力回路１
４を経て出力装置１５に出力する。なお、チヤン
ネル番号表示器１６で受信中のチヤンネルを表示
する。
最近、家庭用ビデオ・テープレコーダー
（VTR）の普及に伴つて、裏番組（受像中の番組
以外の録画希望の番組）の録画が可能となり、ま
た、音声多重放送の開始に伴つて、テレビジヨン
選局装置とFMおよびAMラジオ選局装置を一体
化したチユーナの開発が望まれている。さらに将
来、フアクシミリ等の多重放送の独立的利用の実
用化が予想される。このような場合、複数の受信
機が必要となるが、各受信機毎に選局装置を備え
ると複数の選局装置を必要とし、経済的に好まし
くない。
（VTR）の普及に伴つて、裏番組（受像中の番組
以外の録画希望の番組）の録画が可能となり、ま
た、音声多重放送の開始に伴つて、テレビジヨン
選局装置とFMおよびAMラジオ選局装置を一体
化したチユーナの開発が望まれている。さらに将
来、フアクシミリ等の多重放送の独立的利用の実
用化が予想される。このような場合、複数の受信
機が必要となるが、各受信機毎に選局装置を備え
ると複数の選局装置を必要とし、経済的に好まし
くない。
本発明は、或る１つの受信装置で用いられてい
るPLL周波数シンセサイザの主要部を、複数の受
信装置で共用することにより、コストの低減や、
所要特性をもつPLL設計の容易化を図るようにし
たものである。
るPLL周波数シンセサイザの主要部を、複数の受
信装置で共用することにより、コストの低減や、
所要特性をもつPLL設計の容易化を図るようにし
たものである。
以下、本発明を第２図に示す実施例に基いて詳
細に説明する。第２図において、ここには、２つ
のPLL周波数シンセサイザが示されており、その
第１は、局部発振器（電圧制御発振器）１７、高
周波スイツチ１８、プリスケーラ１９、プログラ
マブル分周器２１，３状態切替器２２、低域波
器２３、PLL／メモリ切替器２４および電圧加算
器４１から成るループを有し、基準発振器２５の
出力を基準分周器２６で分周して、位相比較器２
１の一方の入力端子に加えるとともに、チヤンネ
ル選択器２７によつて制御されるコード変換器２
８の出力コードでプログラマブル分周器２０の分
周比を決めて、その出力を位相比較器２１の他方
の入力とする構成をとつている。
細に説明する。第２図において、ここには、２つ
のPLL周波数シンセサイザが示されており、その
第１は、局部発振器（電圧制御発振器）１７、高
周波スイツチ１８、プリスケーラ１９、プログラ
マブル分周器２１，３状態切替器２２、低域波
器２３、PLL／メモリ切替器２４および電圧加算
器４１から成るループを有し、基準発振器２５の
出力を基準分周器２６で分周して、位相比較器２
１の一方の入力端子に加えるとともに、チヤンネ
ル選択器２７によつて制御されるコード変換器２
８の出力コードでプログラマブル分周器２０の分
周比を決めて、その出力を位相比較器２１の他方
の入力とする構成をとつている。
他の第２のPLL周波数シンセサイザは、局部発
振器（電圧制御発振器）２９、高周波スイツチ１
８、プリスケーラ１９、プログラマブル分周器２
０、位相比較器２１、３状態切替器２２、低域
波器３０、PLL／メモリ切替器３１および電圧加
算器４８から成るループを有し、基準発振器２５
の出力を基準分周器２６で分周して、位相比較器
２１の一方の入力端子に加えるとともに、チヤン
ネル選択器２７によつて制御されるコード変換器
２８の出力コードで、プログラマブル分周器２０
の分周比を決めて、その出力を位相比較器２１の
他方の入力とする構成になつている。したがつ
て、この第２のPLL周波数シンセサイザは、プリ
スケーラ１９、プログラマブル分周器２０、位相
比較器２１、基準発振器２５、基準分周器２６、
チヤンネル選択器２７、コード変換器２８を第１
のPLL周波数シンセサイザと共用していることに
なる。ここで、これらの中で単独で、あるいはい
くつかの組合せで用いられる部分をPLL周波数シ
ンセサイザの主要部と定義する。なお、受信機切
替器３２は、高周波切替器１８および３状態切替
器２２を制御し、上述の第１または第２のPLL周
波数シンセサイザのうちのいずれかを閉ループと
するためのものである。
振器（電圧制御発振器）２９、高周波スイツチ１
８、プリスケーラ１９、プログラマブル分周器２
０、位相比較器２１、３状態切替器２２、低域
波器３０、PLL／メモリ切替器３１および電圧加
算器４８から成るループを有し、基準発振器２５
の出力を基準分周器２６で分周して、位相比較器
２１の一方の入力端子に加えるとともに、チヤン
ネル選択器２７によつて制御されるコード変換器
２８の出力コードで、プログラマブル分周器２０
の分周比を決めて、その出力を位相比較器２１の
他方の入力とする構成になつている。したがつ
て、この第２のPLL周波数シンセサイザは、プリ
スケーラ１９、プログラマブル分周器２０、位相
比較器２１、基準発振器２５、基準分周器２６、
チヤンネル選択器２７、コード変換器２８を第１
のPLL周波数シンセサイザと共用していることに
なる。ここで、これらの中で単独で、あるいはい
くつかの組合せで用いられる部分をPLL周波数シ
ンセサイザの主要部と定義する。なお、受信機切
替器３２は、高周波切替器１８および３状態切替
器２２を制御し、上述の第１または第２のPLL周
波数シンセサイザのうちのいずれかを閉ループと
するためのものである。
PLL期間カウンタ３３は、PLLを閉ループにし
ている期間を決めるためのものであり、PLL／メ
モリ切替制御器３４は、そのPLL期間カウンタ３
３およびチヤンネル選択器２７によつて制御され
る。
ている期間を決めるためのものであり、PLL／メ
モリ切替制御器３４は、そのPLL期間カウンタ３
３およびチヤンネル選択器２７によつて制御され
る。
第２図に実施例においては、電圧記憶装置と自
動周波数制御（AFT）装置からなる２組の同調
装置を例示している。その第１は、Ａ／Ｄ変換器
（アナログ／デイジタル変換器）３５、デイジタ
ルメモリ３６、Ｄ／Ａ変換器（デイジタル／アナ
ログ変換器）３７およびメモリ書込制御器３８か
ら成る電圧記憶装置の出力と、周波数弁別器３９
および低域波器４０で得られるAFT出力とを
電圧加算器４１で加算して局部発振器２９に加え
る構成になつている。その第２は、Ａ／Ｄ変換器
４２、デイジタルメモリ４３、Ｄ／Ａ変換器４４
およびメモリ書込制御器４５から成る電圧記憶装
置の出力と、周波数弁別器４６および低域波器
４７で得られるAFT出力とを電圧加算器４８で
加算して局部発振器２９に加える構成になつてい
る。
動周波数制御（AFT）装置からなる２組の同調
装置を例示している。その第１は、Ａ／Ｄ変換器
（アナログ／デイジタル変換器）３５、デイジタ
ルメモリ３６、Ｄ／Ａ変換器（デイジタル／アナ
ログ変換器）３７およびメモリ書込制御器３８か
ら成る電圧記憶装置の出力と、周波数弁別器３９
および低域波器４０で得られるAFT出力とを
電圧加算器４１で加算して局部発振器２９に加え
る構成になつている。その第２は、Ａ／Ｄ変換器
４２、デイジタルメモリ４３、Ｄ／Ａ変換器４４
およびメモリ書込制御器４５から成る電圧記憶装
置の出力と、周波数弁別器４６および低域波器
４７で得られるAFT出力とを電圧加算器４８で
加算して局部発振器２９に加える構成になつてい
る。
なお、第１の受信機では到来信号は高周波増幅
器４９で増幅され、局部発振器１７の出力と混合
器５０で混合されて中間周波信号を生ずる。中間
周波信号は中間周波増幅器５１で増幅され、その
出力は周波数弁別器３９および検波器５２に加え
られる。検波された信号は出力回路５３を経て出
力装置５４に出力される。同様に第２の受信機で
も、高周波増幅器５５、混合器５６、中間周波増
幅器５７、検波器５８、出力回路５９、出力装置
６０を有する。
器４９で増幅され、局部発振器１７の出力と混合
器５０で混合されて中間周波信号を生ずる。中間
周波信号は中間周波増幅器５１で増幅され、その
出力は周波数弁別器３９および検波器５２に加え
られる。検波された信号は出力回路５３を経て出
力装置５４に出力される。同様に第２の受信機で
も、高周波増幅器５５、混合器５６、中間周波増
幅器５７、検波器５８、出力回路５９、出力装置
６０を有する。
また、位相比較器２１からの情報により、メモ
リ書込制御器３８を制御するために、位相ロツク
検出器６１を備えている。
リ書込制御器３８を制御するために、位相ロツク
検出器６１を備えている。
さて、受信器切替器３２の出力によつて、高周
波スイツチ回路１８と３状態切替器２２を制御し
て、前述の第１のPLL周波数シンセサイザの動信
準備をする。すなわち第１の受信機による選局の
準備をする。その後、この受信機で受信可能な局
の中、受信希望の局のチヤンネル番号または受信
周波数をチヤンネル選択器２７で選択する。
波スイツチ回路１８と３状態切替器２２を制御し
て、前述の第１のPLL周波数シンセサイザの動信
準備をする。すなわち第１の受信機による選局の
準備をする。その後、この受信機で受信可能な局
の中、受信希望の局のチヤンネル番号または受信
周波数をチヤンネル選択器２７で選択する。
選択されたチヤンネルに対応する分周比はコー
ド変換器２８を経てプログラマブル分周器２０に
加えられる。同時にチヤンネル選択器２７は、
PLL／メモリ切替制御器３４を制御し、この制御
器３４の出力が３状態切替器２２およびPLL／メ
モリ切替器２４を切替え、また、電圧加算器４１
を制御して第１のPLLを閉ループにする。PLLが
閉ループの期間、電圧加算器４１にAFT電圧は
加わらない。
ド変換器２８を経てプログラマブル分周器２０に
加えられる。同時にチヤンネル選択器２７は、
PLL／メモリ切替制御器３４を制御し、この制御
器３４の出力が３状態切替器２２およびPLL／メ
モリ切替器２４を切替え、また、電圧加算器４１
を制御して第１のPLLを閉ループにする。PLLが
閉ループの期間、電圧加算器４１にAFT電圧は
加わらない。
PLLが位相ロツク状態に入ると、位相ロツク検
出器６１から、メモリ書込制御器３８を制御する
信号が得られる。この信号によりメモリ書込制御
器３８はデイジタルメモリ３６に書込信号を加
え、Ａ／Ｄ変換器３５から加えられているデイジ
タル化された低域波器２３の出力電圧をデータ
としてデイジタルメモリ３６に記憶させる。PLL
期間カウンタ３３で定められたPLL期間中にこの
メモリ書込みが行われる。
出器６１から、メモリ書込制御器３８を制御する
信号が得られる。この信号によりメモリ書込制御
器３８はデイジタルメモリ３６に書込信号を加
え、Ａ／Ｄ変換器３５から加えられているデイジ
タル化された低域波器２３の出力電圧をデータ
としてデイジタルメモリ３６に記憶させる。PLL
期間カウンタ３３で定められたPLL期間中にこの
メモリ書込みが行われる。
PLL期間が過ぎると、PLL／メモリ切替制御器
３４は受信機をPLLモードから電圧メモリモード
に切替える。デイジタルメモリ３６に記憶された
データはＤ／Ａ変換器３７でアナログ電圧に変換
され、PLL／メモリ切替器２４および電圧加算器
４１を経て局部発振器１７に同調電圧として印加
される。電圧メモリモードでは、電圧加算器４１
に低域波器４０からAFT電圧を加えるように
制御される。
３４は受信機をPLLモードから電圧メモリモード
に切替える。デイジタルメモリ３６に記憶された
データはＤ／Ａ変換器３７でアナログ電圧に変換
され、PLL／メモリ切替器２４および電圧加算器
４１を経て局部発振器１７に同調電圧として印加
される。電圧メモリモードでは、電圧加算器４１
に低域波器４０からAFT電圧を加えるように
制御される。
いま、第１の受信機による受信をそのまま続
け、第２の受信機によつて新たに別の局の受信を
希望するものとする。第２の受信機を動作させる
ために、まず第２のPLL周波数シンセサイザを動
作させる。そのために、受信機切替器３２の出力
で高周波スイツチ回路１８と３状態切替器２２を
制御して、局部発振器２９、高周波スイツチ回路
１８、プリスケーラ１９、プログラマブル分周器
２０、位相比較器２１、３状態切替器２２、低域
波器３０、PLL／メモリ切替器３１および電圧
加算器４８から成るループを閉じる。ループが閉
じられた後、受信希望の局のチヤンネル番号また
は受信周波数をチヤンネル選択器２７で選択す
る。
け、第２の受信機によつて新たに別の局の受信を
希望するものとする。第２の受信機を動作させる
ために、まず第２のPLL周波数シンセサイザを動
作させる。そのために、受信機切替器３２の出力
で高周波スイツチ回路１８と３状態切替器２２を
制御して、局部発振器２９、高周波スイツチ回路
１８、プリスケーラ１９、プログラマブル分周器
２０、位相比較器２１、３状態切替器２２、低域
波器３０、PLL／メモリ切替器３１および電圧
加算器４８から成るループを閉じる。ループが閉
じられた後、受信希望の局のチヤンネル番号また
は受信周波数をチヤンネル選択器２７で選択す
る。
これ以降のPLLモードを経て電圧メモリモード
で同調する動作については、第１の受信機につい
てすでに述べた動作と同一である。
で同調する動作については、第１の受信機につい
てすでに述べた動作と同一である。
なお、第２図では、電圧記憶装置としてデイジ
タルメモリによる方法を示したが、アナログ電圧
を記憶する電圧記憶装置を用いてもよい。また、
第２図では２つの受信機を示したが、２つ以上の
複数の受信機に対して本発明を適用し得ることは
いうまでもない。
タルメモリによる方法を示したが、アナログ電圧
を記憶する電圧記憶装置を用いてもよい。また、
第２図では２つの受信機を示したが、２つ以上の
複数の受信機に対して本発明を適用し得ることは
いうまでもない。
以上の説明から明らかなように、第１の受信機
が同調状態に入れば、第１のPLL周波数シンセサ
イザは使用されないことになるから、このPLL周
波数シンセサイザの主要部は第２の受信機でも共
用し得る。したがつて、本発明は各受信機毎に
PLL周波数シンセサイザを備えるよりも、コスト
面はもとより製造上においても非常に有利とな
る。
が同調状態に入れば、第１のPLL周波数シンセサ
イザは使用されないことになるから、このPLL周
波数シンセサイザの主要部は第２の受信機でも共
用し得る。したがつて、本発明は各受信機毎に
PLL周波数シンセサイザを備えるよりも、コスト
面はもとより製造上においても非常に有利とな
る。
第１図は従来のPLL周波数シンセサイザ方式選
局装置の構成例を示す要部ブロツク図、第２図は
本発明の一実施例を示すブロツク図である。 １７，２９……局部発振器、１８……高周波ス
イツチ回路、１９……プリスケーラ、２０……プ
ログラマブル分周器、２１……位相比較器、２２
……３状態切替器、２３，３０……低域波器、
２４，３１……PLL／メモリ切替器、２５……基
準発振器、２６……基準分周器、２７……チヤン
ネル選択器、２８……コード変換器、３２……受
信機切替器、３３……PLL期間カウンタ、３４…
…PLL／メモリ切替制御器、３５，４２……Ａ／
Ｄ変換器、３６，４３……デイジタルメモリ、３
７，４４……Ｄ／Ａ変換器、３８，４５……メモ
リ書込制御器、６１……位相ロツク検出器。
局装置の構成例を示す要部ブロツク図、第２図は
本発明の一実施例を示すブロツク図である。 １７，２９……局部発振器、１８……高周波ス
イツチ回路、１９……プリスケーラ、２０……プ
ログラマブル分周器、２１……位相比較器、２２
……３状態切替器、２３，３０……低域波器、
２４，３１……PLL／メモリ切替器、２５……基
準発振器、２６……基準分周器、２７……チヤン
ネル選択器、２８……コード変換器、３２……受
信機切替器、３３……PLL期間カウンタ、３４…
…PLL／メモリ切替制御器、３５，４２……Ａ／
Ｄ変換器、３６，４３……デイジタルメモリ、３
７，４４……Ｄ／Ａ変換器、３８，４５……メモ
リ書込制御器、６１……位相ロツク検出器。
Claims (1)
- １ 複数の受信機の各局部発振器の中の一つの出
力を高周波スイツチ回路で切替えて分周器に加
え、前記分周器の出力と基準発振器の出力を基準
分周器で分周して得た出力とを位相比較器で位相
比較し、前記位相比較器の出力を前記各局部発振
器の中の一つに切替える手段で切替えるように構
成した位相ロツクループ周波数シンセサイザを有
し、この位相ロツクループ周波数シンセサイザで
受信希望局を選局した後、前記位相比較器の出力
を低域波する低域波器の出力を電圧記憶装置
に記憶し、受信中は前記電圧記憶装置の出力によ
つて受信希望局の電波に同調する同調装置を前記
各受信機に備えたことを特徴とする選局装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14498379A JPS5668035A (en) | 1979-11-08 | 1979-11-08 | Channel selector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14498379A JPS5668035A (en) | 1979-11-08 | 1979-11-08 | Channel selector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5668035A JPS5668035A (en) | 1981-06-08 |
| JPS6132852B2 true JPS6132852B2 (ja) | 1986-07-30 |
Family
ID=15374746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14498379A Granted JPS5668035A (en) | 1979-11-08 | 1979-11-08 | Channel selector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5668035A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60125022A (ja) * | 1983-12-12 | 1985-07-04 | Matsushita Electric Ind Co Ltd | 選局装置 |
| JPS6170427U (ja) * | 1984-10-12 | 1986-05-14 | ||
| JPS61144134A (ja) * | 1984-12-18 | 1986-07-01 | Matsushita Electric Ind Co Ltd | Ａｍ・ｆｍ受信機 |
| JP2515016Y2 (ja) * | 1987-12-18 | 1996-10-23 | シャープ株式会社 | Ｐｌｌシンセサイザ方式のラジオ受信機 |
-
1979
- 1979-11-08 JP JP14498379A patent/JPS5668035A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5668035A (en) | 1981-06-08 |
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