JPS6132574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7325—Vertical transistors having an emitter-base junction leaving at a main surface and a base-collector junction leaving at a peripheral surface of the body, e.g. mesa planar transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電極窓部における配線の断線を防止するように
改良した半導体装置の製造方法に関するものである。
改良した半導体装置の製造方法に関するものである。
従来、バイポーラ集積回路はハイスピード用として知ら
れ、高性能化することが期待されている。
れ、高性能化することが期待されている。
高性能化の要因は、高速化することにあり、高速化する
ためにはベース抵抗とＰＮ接合容量を減少すればよい。
ためにはベース抵抗とＰＮ接合容量を減少すればよい。
そこでＰＮ接合容量を減少する技術としては。
極を形成する構造にすればよい。
導体となる物質はポリシリコン、あるいはまた、シリサ
イドや高融点金属であるタングステン、モリブデン、等
の抵抗値を低減する物質であり、上記物質でベース引出
し電極を形成すればよく、上記物質を使用する方法が種
々提案されている。
イドや高融点金属であるタングステン、モリブデン、等
の抵抗値を低減する物質であり、上記物質でベース引出
し電極を形成すればよく、上記物質を使用する方法が種
々提案されている。
第７図参照
たとえば、エピタキシャル層７１上にポリシリコンｉｉ
７２ｔ−形成し、ボロン（Ｂ）でイオン注入してＰ型の
ポリシリコンにする。該ポリシリコン層上へ絶縁層７３
を被覆し、該ポリシリコン層及び該絶縁層を選択的に窓
あけし、次に絶縁膜７４を形成する。
７２ｔ−形成し、ボロン（Ｂ）でイオン注入してＰ型の
ポリシリコンにする。該ポリシリコン層上へ絶縁層７３
を被覆し、該ポリシリコン層及び該絶縁層を選択的に窓
あけし、次に絶縁膜７４を形成する。
第８図参照
反応性イオンエツチング（以下、ＲＩＥと示す）で全面
から異方性エツチングをすることにより絶縁膜７４の溝
とほぼ同一幅のエミツタ窓を作ってＢをイオン注入して
熱処理を行いＰ型のベース拡散領域を形成し、次にエミ
ッタ領域にヒ素（ＡＳ）をイオン注入して熱処理を行い
Ｎ型のエミ・ツタ拡散領域を形成し、しかる後人β７５
を蒸着。
から異方性エツチングをすることにより絶縁膜７４の溝
とほぼ同一幅のエミツタ窓を作ってＢをイオン注入して
熱処理を行いＰ型のベース拡散領域を形成し、次にエミ
ッタ領域にヒ素（ＡＳ）をイオン注入して熱処理を行い
Ｎ型のエミ・ツタ拡散領域を形成し、しかる後人β７５
を蒸着。
バターニングする、という方法がある。
次に、従来のＭＯＳ （Ｍｅｔａｌ ０ｘｉｄｅ Ｓｅ
ｍ１ｃｏｎｄｕ−ｃｔｏｒ）電界効果トランジスタのゲ
ート電極部の一製造工程を説明すると、次のごとくであ
る。
ｍ１ｃｏｎｄｕ−ｃｔｏｒ）電界効果トランジスタのゲ
ート電極部の一製造工程を説明すると、次のごとくであ
る。
第９図参照
Ｐ型の半導体基板１０１上にＬＯＣＯ３（Ｌｏ脅０ｘｉ
ｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法で３ ｉ ０
ｚ 膜１０２を形成し、ゲート酸化膜の５ｉＯｚ１０３
およびポリシリコン１０４更に５ｉＯｚ１０５を順次被
覆し、ゲート部を残すようにエツチングして５ｉＯｚ膜
１０６を積層して全面にＲＴＥによる異方性エツチング
を施すことにより、ゲート部周囲に５ｉ０２ を残す。
ｄａｔｉｏｎ ｏｆ ５ｉｌｉｃｏｎ）法で３ ｉ ０
ｚ 膜１０２を形成し、ゲート酸化膜の５ｉＯｚ１０３
およびポリシリコン１０４更に５ｉＯｚ１０５を順次被
覆し、ゲート部を残すようにエツチングして５ｉＯｚ膜
１０６を積層して全面にＲＴＥによる異方性エツチング
を施すことにより、ゲート部周囲に５ｉ０２ を残す。
この後、配線形成を行う。
上記製造方法においてはいずれもステップカバレッジに
問題があり （ポリシリコン）＋（絶縁膜）ではステッ
プが大きく、肩部で生じる断線が増えている。
問題があり （ポリシリコン）＋（絶縁膜）ではステッ
プが大きく、肩部で生じる断線が増えている。
本発明は、上記問題点を解消した半導体装置の製造方法
を提供するもので、その手段は、半導体基板上に導電性
の層と絶縁層とを順次形成し、該絶縁層と導電性の層に
対してエツチングを施し、少なくとも該導電性の層の側
面及び恵庭面が絶縁体で被覆された状態で、全面にリン
ガラス層を被着した後、異方性エツチングを行うことに
より該絶縁層と導電性の層のエツチング側面部にのみ該
リンガラスを残すと共に電極窓あけを自動的に行い、次
に、リンガラスを熔融する加熱工程を経てリンガラスの
角をなめらかにした後、配線導体を被着することを特徴
とする半導体装置の製造方法によってなされる。
を提供するもので、その手段は、半導体基板上に導電性
の層と絶縁層とを順次形成し、該絶縁層と導電性の層に
対してエツチングを施し、少なくとも該導電性の層の側
面及び恵庭面が絶縁体で被覆された状態で、全面にリン
ガラス層を被着した後、異方性エツチングを行うことに
より該絶縁層と導電性の層のエツチング側面部にのみ該
リンガラスを残すと共に電極窓あけを自動的に行い、次
に、リンガラスを熔融する加熱工程を経てリンガラスの
角をなめらかにした後、配線導体を被着することを特徴
とする半導体装置の製造方法によってなされる。
上記窓部形成過程は選択的にエツチングした窓部にＳ
ｉＯ２を被覆し、リンガラスをコンタクトホール側面に
残す。
ｉＯ２を被覆し、リンガラスをコンタクトホール側面に
残す。
該Ｓ ｉ、 ０２ はリンガラス中のリンの拡散防止
の為であり、リンガラスを側面に残したのはその後熱処
理によって肩をなめらかにすることで断線を防ぐ為であ
る。
の為であり、リンガラスを側面に残したのはその後熱処
理によって肩をなめらかにすることで断線を防ぐ為であ
る。
以下に本発明の実施例を詳細に説明する。第１図〜第６
図は本発明の一実施例の断面図を示す。
図は本発明の一実施例の断面図を示す。
第１図参照
Ｐ型Ｓｉ基板Ｉ上にＮ型の埋め込み拡散２を行い、つい
でＮ型Ｓｉでエピタキシャル層３を形成し、素子分離領
域に熱酸化膜４を形成し、全表面にポリシリコン層５を
ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏ
ｓｉｔｉｏｎ）法で形成した後、Ｂでイオン注入を行い
、Ｐ型のポリシリコンにする。
でＮ型Ｓｉでエピタキシャル層３を形成し、素子分離領
域に熱酸化膜４を形成し、全表面にポリシリコン層５を
ＣＶ Ｄ （Ｃｈｅｍｉｃａｌ ＶａｐｏｕｒＤｅｐｏ
ｓｉｔｉｏｎ）法で形成した後、Ｂでイオン注入を行い
、Ｐ型のポリシリコンにする。
第２図参照
該ポリシリコン上に５ｉＯｚＦｔ６を形成し、窓あけを
行い、しかる後にＣＶＤ法で５ｉ０２７４０００人、
ＰＳＧ８．４．０００人を順次成長させる。
行い、しかる後にＣＶＤ法で５ｉ０２７４０００人、
ＰＳＧ８．４．０００人を順次成長させる。
も良い）を用いてＲＩＥで該ＰＳＧ、該ＣＶＤ５ ｉ
０２を全面から異方性エツチングすると第２図の’Ｐ
Ｓ Ｇの溝とほぼ同一幅の窓が形成できる。
０２を全面から異方性エツチングすると第２図の’Ｐ
Ｓ Ｇの溝とほぼ同一幅の窓が形成できる。
第４図参照
続いて９５０〜１０５０°Ｃで熱処理を行い、エミツタ
窓周辺のＰ、Ｓ、Ｇをフローしてテーパー形状にする。
窓周辺のＰ、Ｓ、Ｇをフローしてテーパー形状にする。
このフローではＰＳＧのリン濃度と加熱条件を制御して
エミツタ窓を覆うことなく角がだれる様に形成する。こ
の時、恵庭面部へ該ＰＳＧからリンが飛ぶが該ＰＳＧが
極端に少ないこと、またエミッタ拡散時の温度を９５０
°Ｃにすることでエミッタ拡散領域への影響を少なくす
る。影響がないようにしたい場合には９００ ’Ｃ程度
の低温であらかじめＳ ｉ ０２ をエミツタ窓につけ
ればよい。
エミツタ窓を覆うことなく角がだれる様に形成する。こ
の時、恵庭面部へ該ＰＳＧからリンが飛ぶが該ＰＳＧが
極端に少ないこと、またエミッタ拡散時の温度を９５０
°Ｃにすることでエミッタ拡散領域への影響を少なくす
る。影響がないようにしたい場合には９００ ’Ｃ程度
の低温であらかじめＳ ｉ ０２ をエミツタ窓につけ
ればよい。
第５図参照
次にボロン（Ｂ）をイオン注入し９００°Ｃで熱処理を
行いＰ型のベース拡散領域を形成し次にエミッタ領域に
ヒ素（Ａｓ）をイオン注入して９５０°ＣＴ：熱処理を
してＮ型のエミッタ拡散領域を形成する。
行いＰ型のベース拡散領域を形成し次にエミッタ領域に
ヒ素（Ａｓ）をイオン注入して９５０°ＣＴ：熱処理を
してＮ型のエミッタ拡散領域を形成する。
第６図参照
将来ヘースコンタクト部となる箇所に窓あけを本実施例
で拡散防止用のＣＶＤ ｓ＋ｏ９ｗりに熱酸化膜、ポ
リシリコンの替りにポリシリコンとりフラクトリーメタ
ルのシリサイドの２層からなるポリサイドまたはメタル
シリサイドを用いることができる。
で拡散防止用のＣＶＤ ｓ＋ｏ９ｗりに熱酸化膜、ポ
リシリコンの替りにポリシリコンとりフラクトリーメタ
ルのシリサイドの２層からなるポリサイドまたはメタル
シリサイドを用いることができる。
以上、本発明の一実施例、バイポーラトランジスタにつ
いて述べたが、電界効果トランジスタの製造方法にも応
用できるので以下に説明する。
いて述べたが、電界効果トランジスタの製造方法にも応
用できるので以下に説明する。
第１０図参照
たとえば、ゲート電極部の構造について基板５１上にＬ
ＯＣＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
Ｓｉ目ｃｏｎ）法でＳｉＯ□ ５２を形成しゲート酸
化膜のＳｉＣ２５３およびポリシリコン５４更に５ｉ０
２５５を順次被覆し、ゲート部を残すようにエツチング
してＳ ｉ ０２ 膜５６およびＣＶＤ法でＰＳＧを
被覆した後、全面からＲＴＥによる異方性エツチングを
施すことによりゲート部およびシリコン配線側面にのみ
ＰＳＧ５７を残し、次にフローしてテーパー形状を形成
することができる。
ＯＣＯＳ （Ｌｏｃａｌ ０ｘｉｄａｔｉｏｎ ｏｆ
Ｓｉ目ｃｏｎ）法でＳｉＯ□ ５２を形成しゲート酸
化膜のＳｉＣ２５３およびポリシリコン５４更に５ｉ０
２５５を順次被覆し、ゲート部を残すようにエツチング
してＳ ｉ ０２ 膜５６およびＣＶＤ法でＰＳＧを
被覆した後、全面からＲＴＥによる異方性エツチングを
施すことによりゲート部およびシリコン配線側面にのみ
ＰＳＧ５７を残し、次にフローしてテーパー形状を形成
することができる。
本発明方法によると、従来のマスクによる窓あけを行わ
ずにセルファラインで窓あけができる。
ずにセルファラインで窓あけができる。
そのために、ゲートの両端窓部の幅を制御することが可
能であり、より小型化することができる。
能であり、より小型化することができる。
また集積度を向上することができる。
上記、説明したように本発明によれば断差部にのみＰＳ
Ｇの一部を残してセルフッラインで拡散（イオン注入）
窓及びコンタクト窓をあけられ次いでフローすることに
よって断差が著しく改善でき断線を減少することができ
、特に高速大規模集積回路に適したものである。
Ｇの一部を残してセルフッラインで拡散（イオン注入）
窓及びコンタクト窓をあけられ次いでフローすることに
よって断差が著しく改善でき断線を減少することができ
、特に高速大規模集積回路に適したものである。
また、歩留りの向上及び信頼性の高い半導体装置を形成
することができる。
することができる。
第１図〜第６図は、本発明の一実施例の各々の工程にお
ける基板断面図を表し、第７図、第８図は、バイポーラ
トランジスタの一従来例の製造工程の基板断面図を表し
、第９図はＭＯ３電界効果トランジスタの一従来例の製
造工程の基板断面図を表し、第１０図は本発明を電界効
果トランジスタへ応用したときの基板断面図を表す。 図中、■はＰ型Ｓｉ基板、２は埋め込みコレクタ拡散層
陪 、３はエピタキシャル層Ｎ型Ｓｉ。 ４は絶縁領域Ｓ ｉ Ｏｔ ＋ ５はポリシリコン、
６は絶縁体５ｉＯ１，７は絶縁膜ＣＶＤ５ｉＯ，。 ８はＰＳＧ、９． はエミッタ電極金属Ａβ、９８は
ベース電極金属Ａβ、５１はＳｉ基板、５２゜５３．５
６はＳｉ酸化膜、５４はポリシリコン層。 ５５は５ｉ０２層、５７はＰＳＧを示す。 第 ７１ｉ）１ 第８図 第 ｑｆｌ 案 ｌθ 渦
ける基板断面図を表し、第７図、第８図は、バイポーラ
トランジスタの一従来例の製造工程の基板断面図を表し
、第９図はＭＯ３電界効果トランジスタの一従来例の製
造工程の基板断面図を表し、第１０図は本発明を電界効
果トランジスタへ応用したときの基板断面図を表す。 図中、■はＰ型Ｓｉ基板、２は埋め込みコレクタ拡散層
陪 、３はエピタキシャル層Ｎ型Ｓｉ。 ４は絶縁領域Ｓ ｉ Ｏｔ ＋ ５はポリシリコン、
６は絶縁体５ｉＯ１，７は絶縁膜ＣＶＤ５ｉＯ，。 ８はＰＳＧ、９． はエミッタ電極金属Ａβ、９８は
ベース電極金属Ａβ、５１はＳｉ基板、５２゜５３．５
６はＳｉ酸化膜、５４はポリシリコン層。 ５５は５ｉ０２層、５７はＰＳＧを示す。 第 ７１ｉ）１ 第８図 第 ｑｆｌ 案 ｌθ 渦
Claims (1)
- 半導体基板上に導電性の層と絶縁層とを順次形成し、
該絶縁層と導電性の層に対してエッチングを施し、少な
くとも該導電性の層の側面及び窓底面が絶縁体で被覆さ
れた状態で全面にリンガラス層を被着した後、異方性エ
ッチングを行うことにより該絶縁層と導電性の層のエッ
チング側面部にのみ該リンガラスを残すと共に電極窓あ
けを自動的に行い、次に、リンガラスを熔融する過熱工
程を経てリンガラスの角をなめらかにした後、配線導体
を被着することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15465484A JPS6132574A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15465484A JPS6132574A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6132574A true JPS6132574A (ja) | 1986-02-15 |
Family
ID=15588958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15465484A Pending JPS6132574A (ja) | 1984-07-25 | 1984-07-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6132574A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140057A (ja) * | 1984-07-31 | 1986-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
-
1984
- 1984-07-25 JP JP15465484A patent/JPS6132574A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6140057A (ja) * | 1984-07-31 | 1986-02-26 | Toshiba Corp | 半導体装置及びその製造方法 |
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