JPS6129239A - プロセツサ異常再開方式 - Google Patents
プロセツサ異常再開方式Info
- Publication number
- JPS6129239A JPS6129239A JP14988384A JP14988384A JPS6129239A JP S6129239 A JPS6129239 A JP S6129239A JP 14988384 A JP14988384 A JP 14988384A JP 14988384 A JP14988384 A JP 14988384A JP S6129239 A JPS6129239 A JP S6129239A
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- JP
- Japan
- Prior art keywords
- processor
- reset
- counter
- value
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(技術分野)
本発明はプロセッサの異常再開方式、特に複数のプロセ
ッサで構成されるパケット交換機におけるウォッチドッ
グタイマによるプロセッサの異常再開方式に関する。
ッサで構成されるパケット交換機におけるウォッチドッ
グタイマによるプロセッサの異常再開方式に関する。
(従来技術)
従来のプロセッサの異常再開方式では、ウォッチドッグ
タイマのオーバーフローが発生すると、プロセッサのリ
セット端子に信号が入力し、プロセッサ及びプロセッサ
周辺回路をリセットする。
タイマのオーバーフローが発生すると、プロセッサのリ
セット端子に信号が入力し、プロセッサ及びプロセッサ
周辺回路をリセットする。
その後ン7トウエアは初期設定(以後IPcと略す)処
理を行なった後、上位のプロセッサからのプログラムロ
ードを待っていた。
理を行なった後、上位のプロセッサからのプログラムロ
ードを待っていた。
この方式は簡単ではあるが、一時的エラーが発生した場
合などでも画一的に、プロセッサ初期設定からの立上げ
となシ、通信のリンクが全部切れて、/ステム全体に及
ぼす障害波及が著しく大となり、信頼性を低下させる欠
点があった。
合などでも画一的に、プロセッサ初期設定からの立上げ
となシ、通信のリンクが全部切れて、/ステム全体に及
ぼす障害波及が著しく大となり、信頼性を低下させる欠
点があった。
(発明の目的)
本発明の目的は、ウォ・ノチドッグタイマのオーバーフ
ロー信号と、エラーカウンタの値に応じてプロセッサの
ノンマスカブル割込端子あるいは、リセット端子に入力
することによQ、異常レベルに対応したきめの細かい再
開処理を行なうことにより障害波及を少なくシ、システ
ム全体の信頼性を向上させるプロセッサの異常再開方式
を提供することにある。
ロー信号と、エラーカウンタの値に応じてプロセッサの
ノンマスカブル割込端子あるいは、リセット端子に入力
することによQ、異常レベルに対応したきめの細かい再
開処理を行なうことにより障害波及を少なくシ、システ
ム全体の信頼性を向上させるプロセッサの異常再開方式
を提供することにある。
(発明の構成)
本発明によると複数のプロセッサで構成され各プロセッ
サ間の通信に再送手順を有するパケット交換機において
、プロセッサの異常を検出するためのウォッチドッグタ
イマのオーバーフロー信号をエラーカウンタの値に応じ
てプロセッサのノンマスカブル割込端子あるいはリセッ
ト端子に入力し異常レベルに対応した再開処理を行なう
ことを特徴とするプロセッサ異常再開方式が得られる。
サ間の通信に再送手順を有するパケット交換機において
、プロセッサの異常を検出するためのウォッチドッグタ
イマのオーバーフロー信号をエラーカウンタの値に応じ
てプロセッサのノンマスカブル割込端子あるいはリセッ
ト端子に入力し異常レベルに対応した再開処理を行なう
ことを特徴とするプロセッサ異常再開方式が得られる。
(実施例)
次に図面を参照して、本発明の実施例について説明する
。第1図はパケット交換機のシステム構成図である。本
システムは、複数のプロセッサモジュールを光リング5
0を介して結合した機能分散、負荷分散のマルチプロセ
ッサシステムで、する。
。第1図はパケット交換機のシステム構成図である。本
システムは、複数のプロセッサモジュールを光リング5
0を介して結合した機能分散、負荷分散のマルチプロセ
ッサシステムで、する。
通信制御モジュール10と呼制御モジュール20とファ
イル制御モジュール30と管理制御モジュール40の機
能モジュールから基本的に構成され、回線規模に応じて
、モジュールの数は増加する。
イル制御モジュール30と管理制御モジュール40の機
能モジュールから基本的に構成され、回線規模に応じて
、モジュールの数は増加する。
回線11からのパケットデータは1通信制御モジエール
10を介して送受信される。各制御モジ晶−ル間の通信
は、パケットベースの通信方式で再送手順があるので、
一時的エラーがあっても再送によシ救済される。その結
果システムの信頼性は著しく向上する。
10を介して送受信される。各制御モジ晶−ル間の通信
は、パケットベースの通信方式で再送手順があるので、
一時的エラーがあっても再送によシ救済される。その結
果システムの信頼性は著しく向上する。
このシステム構成においては、各プロセッサモジュール
の異常検出時も、一時的エラーの場合に5は、即時に動
作を停止してIPL待ちにするのではなく、動作をその
まま継続させる再開処理を行なう方が、システムの信頼
性を高めることになる。
の異常検出時も、一時的エラーの場合に5は、即時に動
作を停止してIPL待ちにするのではなく、動作をその
まま継続させる再開処理を行なう方が、システムの信頼
性を高めることになる。
第2図は本発明の一実施例を示すもので、各プロセッサ
内のプロセッサとウォッチドッグタイマ周辺の本発明に
関連する回路を示すブロック図である。
内のプロセッサとウォッチドッグタイマ周辺の本発明に
関連する回路を示すブロック図である。
へ
ウォッチドッグタイマー10はン7トウエヤが正常に動
作していれば、マイクロプロセッサ−00から工0バス
101を介して定期的にリセットさ 。
作していれば、マイクロプロセッサ−00から工0バス
101を介して定期的にリセットさ 。
れる。何らかの原因によシッフトウエヤが暴走した場合
、プロセッサがスタックした等の場合に位、ウォッチド
ッグタイマがオーバーフロして、オーバーフロー信号が
信号線111を介して出力する。
、プロセッサがスタックした等の場合に位、ウォッチド
ッグタイマがオーバーフロして、オーバーフロー信号が
信号線111を介して出力する。
オーバーフロー信号によシ、工2−カウンタ120が更
新され、その出力がデコーダ回路130を介して出力す
る。その信号線131はデコーダ出力の一つであ夛、通
常は、プロセッサ100にリセット入力をかけるべきエ
ラーカウンタの値と対応している。本実施例ではこの値
は2である。エラーカウンタの値が2末端の時には信号
線131は負信号なので、オーバー7目−発生時回路1
40がアクティブになル、プロセッサ100のノンマス
カブル割込端子NMIに入力する。そして、プロセッサ
100はノンマスカブル割込処理を実行する。
新され、その出力がデコーダ回路130を介して出力す
る。その信号線131はデコーダ出力の一つであ夛、通
常は、プロセッサ100にリセット入力をかけるべきエ
ラーカウンタの値と対応している。本実施例ではこの値
は2である。エラーカウンタの値が2末端の時には信号
線131は負信号なので、オーバー7目−発生時回路1
40がアクティブになル、プロセッサ100のノンマス
カブル割込端子NMIに入力する。そして、プロセッサ
100はノンマスカブル割込処理を実行する。
エラーカウンタの値が2以上の時には、信号線131は
正信号なので、オーバーフロー発生時、回路150がア
クティブにな夛、リセット回路160′J11rメ償号
紳161を介してプロセッサ100のリセット端子R8
Tに入力する。そしてプロセッサは、リセット処理を実
行する。
正信号なので、オーバーフロー発生時、回路150がア
クティブにな夛、リセット回路160′J11rメ償号
紳161を介してプロセッサ100のリセット端子R8
Tに入力する。そしてプロセッサは、リセット処理を実
行する。
第3図はリセット端子及びNMI端子から起動されるソ
フトウエヤの概略処理フローである。
フトウエヤの概略処理フローである。
NMI端子に入力があると、ソフトウエヤはその時点の
異常状態の各種情報を後日のソフトバグ解析のためセー
ブする。そして割込中断点からの実行再開に必要なりカ
バリ−処理を行ない、割込中断点に復帰して動作を続行
する。もし、異常が一時的エラーの場合には、プロセッ
サは、正常に動作し、プロセッサ間通信の再送手順によ
シ、・システムは安定して動作する。
異常状態の各種情報を後日のソフトバグ解析のためセー
ブする。そして割込中断点からの実行再開に必要なりカ
バリ−処理を行ない、割込中断点に復帰して動作を続行
する。もし、異常が一時的エラーの場合には、プロセッ
サは、正常に動作し、プロセッサ間通信の再送手順によ
シ、・システムは安定して動作する。
もし、それでも修復しない様な異常の場合には、再度ク
オッチドッグタイマがオーバーフローし、エラーカウン
タが2以上となるので、その時点でリセット処理が実行
される。
オッチドッグタイマがオーバーフローし、エラーカウン
タが2以上となるので、その時点でリセット処理が実行
される。
リセットが入力されると、ンフトウエヤは、/S−ドウ
エア、メモリ等を初期設定して、上位プロセッサからの
IPL動作待ちとなり、制御モジュールとしての動作を
停止する。上位プロセッサはヘルスチェック等で異常を
検出すると、該当プロセッサに対しIPLを実行する。
エア、メモリ等を初期設定して、上位プロセッサからの
IPL動作待ちとなり、制御モジュールとしての動作を
停止する。上位プロセッサはヘルスチェック等で異常を
検出すると、該当プロセッサに対しIPLを実行する。
IPLが完了すると、ソ7トウエヤは通常のオンライン
処理に入り再開を行なう。
処理に入り再開を行なう。
また、エラーカウンタの値は、実際には、異常内容1回
数を解析してシステム上決定される。
数を解析してシステム上決定される。
(発明の効果)
本発明は、以上説明したように、異常レベルに対応した
きめの細かい再開処理ができるため、一時的工2−発生
時の障害波及を少なくしシステム全体の信頼性を向上さ
せる効果がある。
きめの細かい再開処理ができるため、一時的工2−発生
時の障害波及を少なくしシステム全体の信頼性を向上さ
せる効果がある。
第1図はパケット交換機のシステム構成図、第2図は本
発明の一実施例を示すもので各プロセッサ内のマイクロ
プロセッサとウォッチドッグタイマ周辺のブロック図、
第3図(a)(b)はリセット端子およびMNI端子に
入力したときのソ7トクエヤの概略処理フロー図である
。 10・・・・・・通信制御モジー−ル、20・・・・・
・呼制御モジュール、30・・・・・・ファイル制御モ
ジュール。 40・・・・・・管理制御モジュール、50・・・・・
・光リング、100・・・・・・マイクロプロセッサ、
101・・・・・・工0バス、110・・・・・・ウォ
ッチドッグタイマ、120・・・・・・エラーカウンタ
、130・・・・・・デコーダ、140.150・・・
・・・アンド回路、160・・・・・・リセット回路、
111.131,151,161・・・・・・信号線。 −1へ 代理人 弁理士 内 原 i 髪1図 1θ0 第2図 ◆ オンライン処理 (a−)CI)) 最3図
発明の一実施例を示すもので各プロセッサ内のマイクロ
プロセッサとウォッチドッグタイマ周辺のブロック図、
第3図(a)(b)はリセット端子およびMNI端子に
入力したときのソ7トクエヤの概略処理フロー図である
。 10・・・・・・通信制御モジー−ル、20・・・・・
・呼制御モジュール、30・・・・・・ファイル制御モ
ジュール。 40・・・・・・管理制御モジュール、50・・・・・
・光リング、100・・・・・・マイクロプロセッサ、
101・・・・・・工0バス、110・・・・・・ウォ
ッチドッグタイマ、120・・・・・・エラーカウンタ
、130・・・・・・デコーダ、140.150・・・
・・・アンド回路、160・・・・・・リセット回路、
111.131,151,161・・・・・・信号線。 −1へ 代理人 弁理士 内 原 i 髪1図 1θ0 第2図 ◆ オンライン処理 (a−)CI)) 最3図
Claims (1)
- 複数のプロセッサで構成され各プロセッサ間の通信に再
送手順を有するパケット交換機において、プロセッサの
異常を検出するためのウォッチドッグタイマのオーバー
フロー信号をエラーカウンタの値に応じてプロセッサの
ノンマスカブル割込端子あるいはリセット端子に入力し
異常レベルに対応した再開処理を行なうことを特徴とす
るプロセッサ異常再開方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14988384A JPS6129239A (ja) | 1984-07-19 | 1984-07-19 | プロセツサ異常再開方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14988384A JPS6129239A (ja) | 1984-07-19 | 1984-07-19 | プロセツサ異常再開方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6129239A true JPS6129239A (ja) | 1986-02-10 |
Family
ID=15484719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14988384A Pending JPS6129239A (ja) | 1984-07-19 | 1984-07-19 | プロセツサ異常再開方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6129239A (ja) |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62134734A (ja) * | 1985-12-09 | 1987-06-17 | Hitachi Ltd | システム監視機能を備えた情報処理システム |
JPS6361043U (ja) * | 1986-10-08 | 1988-04-22 | ||
JPH01181295A (ja) * | 1988-01-13 | 1989-07-19 | Fujitsu Ltd | 暴走通知方式 |
JPH01248245A (ja) * | 1988-03-30 | 1989-10-03 | Toshiba Corp | マイクロプロセッサ暴走時制御回路 |
JPH04323740A (ja) * | 1991-04-24 | 1992-11-12 | Toshiba Corp | Wdt回路 |
EP0524014A2 (en) * | 1991-07-19 | 1993-01-20 | Nec Corporation | CPU Malfunction detection system |
JPH0537527A (ja) * | 1991-07-29 | 1993-02-12 | Osaka Gas Co Ltd | デジタル無線網を用いるデータ伝送装置 |
US5408643A (en) * | 1991-02-01 | 1995-04-18 | Nec Corporation | Watchdog timer with a non-masked interrupt masked only when a watchdog timer has been cleared |
US7204221B2 (en) | 2003-10-30 | 2007-04-17 | Honda Motor Co., Ltd. | Control apparatus of engine operated machine |
US7225369B2 (en) | 2000-11-14 | 2007-05-29 | Robert Bosch Gmbh | Device for monitoring a processor |
JP2012137920A (ja) * | 2010-12-27 | 2012-07-19 | Toyota Motor Corp | 電子制御装置、起動制御方法 |
-
1984
- 1984-07-19 JP JP14988384A patent/JPS6129239A/ja active Pending
Cited By (13)
Publication number | Priority date | Publication date | Assignee | Title |
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JPH0537527A (ja) * | 1991-07-29 | 1993-02-12 | Osaka Gas Co Ltd | デジタル無線網を用いるデータ伝送装置 |
JP2732962B2 (ja) * | 1991-07-29 | 1998-03-30 | 大阪瓦斯株式会社 | デジタル無線網を用いるデータ伝送装置 |
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JP2012137920A (ja) * | 2010-12-27 | 2012-07-19 | Toyota Motor Corp | 電子制御装置、起動制御方法 |
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