JPS6128133B2 - - Google Patents
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- Publication number
- JPS6128133B2 JPS6128133B2 JP21564181A JP21564181A JPS6128133B2 JP S6128133 B2 JPS6128133 B2 JP S6128133B2 JP 21564181 A JP21564181 A JP 21564181A JP 21564181 A JP21564181 A JP 21564181A JP S6128133 B2 JPS6128133 B2 JP S6128133B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- stage
- shift register
- circuit
- stages
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000002457 bidirectional effect Effects 0.000 claims description 8
- 238000001514 detection method Methods 0.000 claims description 6
- 230000008094 contradictory effect Effects 0.000 claims description 3
- 230000005856 abnormality Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 101100096620 Caenorhabditis elegans srg-2 gene Proteins 0.000 description 1
- 108091023226 SRG1 RNA Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/02—Comparing digital values
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
本発明は２系統の多入力信号を比較し両系統間
の不一致を検出すると共に、自からがフエールセ
ーフ性を有する多入力信号比較器に関するもので
ある。
の不一致を検出すると共に、自からがフエールセ
ーフ性を有する多入力信号比較器に関するもので
ある。
近来は、各分野においてマイクプロセツサ等の
プロセツサが使用される傾向にあるが、高信頼性
と共にフエールセーフ性を要求される信号制御装
置等においては、プロセツサにするデータ処理系
を多重化し、互に同期運転を行なわせたうえ、各
系統のデータが一致するか否かを監視することが
行なわれており、本出願人の別途出願による「高
速信号比較器」（特開昭56−17444）が提案されて
いる。
プロセツサが使用される傾向にあるが、高信頼性
と共にフエールセーフ性を要求される信号制御装
置等においては、プロセツサにするデータ処理系
を多重化し、互に同期運転を行なわせたうえ、各
系統のデータが一致するか否かを監視することが
行なわれており、本出願人の別途出願による「高
速信号比較器」（特開昭56−17444）が提案されて
いる。
しかし、同出願の内容は、相当に複雑な回路を
各信号のビツト毎に設けねばならず、多数ビツト
の場合には構成が大規模化し、装置として高価に
なる欠点を有するものであつた。
各信号のビツト毎に設けねばならず、多数ビツト
の場合には構成が大規模化し、装置として高価に
なる欠点を有するものであつた。
本発明は、従来のかゝる欠点を根本的に排除す
る目的を有し、各々が同一段数を有する第１およ
び第２のシフトレジスタを設け、これの各初段へ
互に論理値の相反するデータをセツトし、初段以
外の各段へ比較すべき信号の各データをセツトの
うえ、各シフトレジスタを同一のシフトパレスに
よりシフト動作を行なわせると共に、各シフトレ
ジスタの最終段から得られる各データを排他的論
理和回路により比較し、こゝにおいて不一致の検
出を行なつた後、この検出出力により、少くとも
２段構成の双方向シフトレジスタへセツトされる
一つのデータを前段から後段へシフトさせ、かつ
リセツトパルスにより一つのデータを反対方向へ
シフトさせ、後段から得られるデータが常に変化
するものとし、これの変化有無を検出回路により
検出するものとした極めて効果的な、多入力信号
比較器を提供するものである。
る目的を有し、各々が同一段数を有する第１およ
び第２のシフトレジスタを設け、これの各初段へ
互に論理値の相反するデータをセツトし、初段以
外の各段へ比較すべき信号の各データをセツトの
うえ、各シフトレジスタを同一のシフトパレスに
よりシフト動作を行なわせると共に、各シフトレ
ジスタの最終段から得られる各データを排他的論
理和回路により比較し、こゝにおいて不一致の検
出を行なつた後、この検出出力により、少くとも
２段構成の双方向シフトレジスタへセツトされる
一つのデータを前段から後段へシフトさせ、かつ
リセツトパルスにより一つのデータを反対方向へ
シフトさせ、後段から得られるデータが常に変化
するものとし、これの変化有無を検出回路により
検出するものとした極めて効果的な、多入力信号
比較器を提供するものである。
以下、実施例を示す図によつて本発明の詳細を
説明する。
説明する。
第１図は構成を示すブロツク図、第２図および
第３図は第１図における各部の波形を示すタイミ
ングチヤートであり、図上省略した２系統のデー
タ処理装置等から第１および第２の母線BUS1，
BUS2へ、各々が８ビツトのデータD11〜D18，D21
〜D25からなり、第２図ａの変化を示す信号が送
られて来るものとなつており、第２図ｂのラツチ
パルスLAPに応じ、各々が同一段数を備える第
１および第２のシフトレジスタSRG1，SRG2にお
ける初段S0以外の各段S1〜S5へデータD11〜D18，
D21〜D28がセツトされる。
第３図は第１図における各部の波形を示すタイミ
ングチヤートであり、図上省略した２系統のデー
タ処理装置等から第１および第２の母線BUS1，
BUS2へ、各々が８ビツトのデータD11〜D18，D21
〜D25からなり、第２図ａの変化を示す信号が送
られて来るものとなつており、第２図ｂのラツチ
パルスLAPに応じ、各々が同一段数を備える第
１および第２のシフトレジスタSRG1，SRG2にお
ける初段S0以外の各段S1〜S5へデータD11〜D18，
D21〜D28がセツトされる。
また、各シフトレジスタSRG1〜SRG2の初段S0
には、図上省略したプリセツト回路により、互に
相反する論理値“１”および“０”のデータが、
ラツチパルスLAPに応じてセツトされるものと
なつており、これらのデータは、第２図ｃに示す
シフトパルスSFPにしたがつてシフトされ、最終
段S8から順次に送出される。
には、図上省略したプリセツト回路により、互に
相反する論理値“１”および“０”のデータが、
ラツチパルスLAPに応じてセツトされるものと
なつており、これらのデータは、第２図ｃに示す
シフトパルスSFPにしたがつてシフトされ、最終
段S8から順次に送出される。
各最終段S8から送出されるデータは、排他的論
理和（以下、EXOR）回路としてのEXORゲート
Ｇへ与えられており、各データD11〜D13，D21〜
D25の同一順位のものが同一論理値であれば各段
S1〜S8の内容が順次に送出される間は、EXORゲ
ートＧの第２図ｄに示す出力が“０”であり、初
段S0の内容が送出されるに及んで出力ｄが“１”
となる。
理和（以下、EXOR）回路としてのEXORゲート
Ｇへ与えられており、各データD11〜D13，D21〜
D25の同一順位のものが同一論理値であれば各段
S1〜S8の内容が順次に送出される間は、EXORゲ
ートＧの第２図ｄに示す出力が“０”であり、初
段S0の内容が送出されるに及んで出力ｄが“１”
となる。
すると、前段ＳLおよび後段ＳRからなる２段構
成の双方向シフトレジスタBRGの前段ＳLへ、図
上省略したプリセツト回路によりセツトされてい
た“１”を示す一つのデータが出力ｄに応じ、前
段ＳLから後段ＳRへシフトし、後段ＳRから得ら
れる第２図ｆのデータが“１”となる。
成の双方向シフトレジスタBRGの前段ＳLへ、図
上省略したプリセツト回路によりセツトされてい
た“１”を示す一つのデータが出力ｄに応じ、前
段ＳLから後段ＳRへシフトし、後段ＳRから得ら
れる第２図ｆのデータが“１”となる。
後段ＳRの“１”を示すデータは、出力ｄのつ
ぎに生ずるリセツトパルスRSPに応じて反応方向
へシフトするため、これに応じてデータｆが
“０”となり、信号ａが変化する度毎に以上の動
作を反復することにより、データｆはデータD11
〜D18，D21〜D25の同一順位のものが一致する限
り、変化を続ける。
ぎに生ずるリセツトパルスRSPに応じて反応方向
へシフトするため、これに応じてデータｆが
“０”となり、信号ａが変化する度毎に以上の動
作を反復することにより、データｆはデータD11
〜D18，D21〜D25の同一順位のものが一致する限
り、変化を続ける。
この変化は、増幅検波器AD等の検出回路へ与
えられ、データｆに変化のある間は、これに応じ
てリレーRLが動作を継続する。
えられ、データｆに変化のある間は、これに応じ
てリレーRLが動作を継続する。
これに対し、第３図のとおり、若しデータ
D17，D27間に不一致を生ずれば、信号ａの１周期
内において出力ｄが２回にわたつて“１”とな
り、双方向データ処理装置BRGの前段ＳLにセツ
トされた一一つのデータは、後段ＳRから更にシ
フトされるものとなり、同レジスタBRG内のデ
ータは“０”のみとなるため、データｆが変化を
１回生じた後は無変化となる。
D17，D27間に不一致を生ずれば、信号ａの１周期
内において出力ｄが２回にわたつて“１”とな
り、双方向データ処理装置BRGの前段ＳLにセツ
トされた一一つのデータは、後段ＳRから更にシ
フトされるものとなり、同レジスタBRG内のデ
ータは“０”のみとなるため、データｆが変化を
１回生じた後は無変化となる。
すると、増幅検波器ADの出力が消滅し、リレ
ーＲLが復旧するため、これによつてデータD11〜
D16，D21〜D28中のいずれかに不一致の生じたこ
とが速やかに検出できる。
ーＲLが復旧するため、これによつてデータD11〜
D16，D21〜D28中のいずれかに不一致の生じたこ
とが速やかに検出できる。
なお、シフトレジスタSRG1，SRG2，EXORゲ
ートＧ、双方向シフトレジスタBRG等のいずれ
かに異常を生ずれば、データｆが無変化となつて
リレーRLが復旧し、増幅検波器ADに異常を生じ
ても同様となるため、全体としてのフエールセー
フ性が維持される。
ートＧ、双方向シフトレジスタBRG等のいずれ
かに異常を生ずれば、データｆが無変化となつて
リレーRLが復旧し、増幅検波器ADに異常を生じ
ても同様となるため、全体としてのフエールセー
フ性が維持される。
たヾし、シフトレジスタSRG1，SRG2の段数
は、信号ａのビツト数に応じて定めればよく、初
段S0へのプリセツトデータを各レジスタSRG1，
SRG2において反対としても同様であり、双方向
シフトレジスタBRGの各段ＳL，ＳRへ同一のデ
ータを同時にプリセツトしてもよく、これの段数
を検出時間に応じて更に多段とすることも任意で
あり増幅検波器ADの代りに検波器のみを用い、
高感度リレーをリレーRLとして用いてもよい
等、本発明は種々の変形が自在である。
は、信号ａのビツト数に応じて定めればよく、初
段S0へのプリセツトデータを各レジスタSRG1，
SRG2において反対としても同様であり、双方向
シフトレジスタBRGの各段ＳL，ＳRへ同一のデ
ータを同時にプリセツトしてもよく、これの段数
を検出時間に応じて更に多段とすることも任意で
あり増幅検波器ADの代りに検波器のみを用い、
高感度リレーをリレーRLとして用いてもよい
等、本発明は種々の変形が自在である。
以上の説明により明らかなとおり本発明によれ
ば、簡単かつ安価な構成により、フエールセーフ
性を有する多入力信号比較器を実現するため、高
信頼性を要求される各種データ処理装置等の異常
監視上顕著な効果が得られる。
ば、簡単かつ安価な構成により、フエールセーフ
性を有する多入力信号比較器を実現するため、高
信頼性を要求される各種データ処理装置等の異常
監視上顕著な効果が得られる。
図は本発明の実施例を示し、第１図は構成のブ
ロツク図、第２図および第３図は第１図における
各部の波形を示すタイミングチヤートである。 SRG1，SRG2……シフトレジスタ、S0……初
段、S8……最終段、Ｇ……EXOR（排他的論理
和）ゲート、BRG……双方向シフトレジスタ、
ＳL……前段、ＳR……後段、AD……増幅検波器
（検出回路）、D11〜D18，D21〜D23……データ。
ロツク図、第２図および第３図は第１図における
各部の波形を示すタイミングチヤートである。 SRG1，SRG2……シフトレジスタ、S0……初
段、S8……最終段、Ｇ……EXOR（排他的論理
和）ゲート、BRG……双方向シフトレジスタ、
ＳL……前段、ＳR……後段、AD……増幅検波器
（検出回路）、D11〜D18，D21〜D23……データ。
Claims (1)
- １ 各々の初段へ互に相反する論理値のデータが
セツトされかつ前記初段以外の各段へ各個にデー
タがセツトされる各々が同一段数を備えた第１お
よび第２のシフトレジスタと、該第１および第２
のシフトレジスタの最終段から同一のシフトパル
スに応じて送出される各データを入力とする排他
的論理和回路と、該排他的論理和回路の出力に応
じて一つのデータの前段から後段へシフトすると
共にリセツトパルスに応じて前記一つのデータを
反対方向へシフトする少くとも２段構成の双方向
シフトレジスタと、該双方向シフトレジスタの後
段から得られるデータが変化するか否かを検出す
る検出回路とからなることを特徴とする多入力信
号比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564181A JPS58112136A (ja) | 1981-12-25 | 1981-12-25 | 多入力信号比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21564181A JPS58112136A (ja) | 1981-12-25 | 1981-12-25 | 多入力信号比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58112136A JPS58112136A (ja) | 1983-07-04 |
| JPS6128133B2 true JPS6128133B2 (ja) | 1986-06-28 |
Family
ID=16675764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21564181A Granted JPS58112136A (ja) | 1981-12-25 | 1981-12-25 | 多入力信号比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58112136A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0537726U (ja) * | 1991-10-21 | 1993-05-21 | 中興化成工業株式会社 | コンベヤベルト |
| JPH05324391A (ja) * | 1991-12-16 | 1993-12-07 | Kyosan Electric Mfg Co Ltd | 故障検出装置、故障検出方法およびバス比較器 |
-
1981
- 1981-12-25 JP JP21564181A patent/JPS58112136A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58112136A (ja) | 1983-07-04 |
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