JPH05324391A - 故障検出装置、故障検出方法およびバス比較器 - Google Patents
故障検出装置、故障検出方法およびバス比較器Info
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- JPH05324391A JPH05324391A JP3332203A JP33220391A JPH05324391A JP H05324391 A JPH05324391 A JP H05324391A JP 3332203 A JP3332203 A JP 3332203A JP 33220391 A JP33220391 A JP 33220391A JP H05324391 A JPH05324391 A JP H05324391A
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Abstract
(57)【要約】
【目的】バスビットの増加に対応することができるとと
もに、分周回路などを要しない故障検出装置、故障検出
方法およびバス比較器を提供する。 【構成】複数のマイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ
2 ）をクロック同期運転させ、同期運転状態の各マイク
ロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス出力（２0
〜２m ）を比較することにより故障の有無を監視するフ
ェールセーフ処理装置における故障検出装置において、
各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）の多ビッ
トのバス出力（２0 〜２m ）の所定の単位を各ビットあ
るいは複数ビット単位に直列にそれぞれ符号圧縮する圧
縮処理部（３０）と、該圧縮処理部（３０）より出力さ
れる各圧縮データを直列に比較し、動作不一致の場合の
故障を検出する比較部（４０）とを有するバス比較器
（２０）を設けてある。
もに、分周回路などを要しない故障検出装置、故障検出
方法およびバス比較器を提供する。 【構成】複数のマイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ
2 ）をクロック同期運転させ、同期運転状態の各マイク
ロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス出力（２0
〜２m ）を比較することにより故障の有無を監視するフ
ェールセーフ処理装置における故障検出装置において、
各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）の多ビッ
トのバス出力（２0 〜２m ）の所定の単位を各ビットあ
るいは複数ビット単位に直列にそれぞれ符号圧縮する圧
縮処理部（３０）と、該圧縮処理部（３０）より出力さ
れる各圧縮データを直列に比較し、動作不一致の場合の
故障を検出する比較部（４０）とを有するバス比較器
（２０）を設けてある。
Description
【０００１】
【産業上の利用分野】本発明は、複数のマイクロプロセ
ッサをクロック同期運転させ、同期運転状態の各マイク
ロプロセッサのバス出力を比較することにより故障の有
無を監視するフェールセーフ処理装置における故障検出
装置および故障検出方法ならびにバス比較器に関する。
ッサをクロック同期運転させ、同期運転状態の各マイク
ロプロセッサのバス出力を比較することにより故障の有
無を監視するフェールセーフ処理装置における故障検出
装置および故障検出方法ならびにバス比較器に関する。
【０００２】
【従来の技術】従来、複数のマイクロプロセッサをクロ
ック同期運転させ、同期運転状態の各マイクロプロセッ
サのバス出力を比較することにより故障の有無を監視す
るフェールセーフ処理装置においては、例えば実公昭６
１−２８１３４号公報に開示されているように、各マイ
クロプロセッサのバス出力を直列転送し、順次転送され
て行くデータを直列に比較して動作不一致の場合の故障
を検出することが行なわれている。
ック同期運転させ、同期運転状態の各マイクロプロセッ
サのバス出力を比較することにより故障の有無を監視す
るフェールセーフ処理装置においては、例えば実公昭６
１−２８１３４号公報に開示されているように、各マイ
クロプロセッサのバス出力を直列転送し、順次転送され
て行くデータを直列に比較して動作不一致の場合の故障
を検出することが行なわれている。
【０００３】この場合、バス出力のビットを連ねて直列
転送するので、比較回路の動作周波数はマイクロプロセ
ッサクロックの数倍が設定される。
転送するので、比較回路の動作周波数はマイクロプロセ
ッサクロックの数倍が設定される。
【０００４】
【発明が解決しようとする課題】しかしながら、近来、
バスのビット数は増加する傾向にあり、１６ビットから
３２ビットあるいはそれ以上のビットが採用されようと
している現状では、直列転送するシフトレジスタの高速
化にも限度があって対応することが困難であるという問
題点があった。
バスのビット数は増加する傾向にあり、１６ビットから
３２ビットあるいはそれ以上のビットが採用されようと
している現状では、直列転送するシフトレジスタの高速
化にも限度があって対応することが困難であるという問
題点があった。
【０００５】また、かりに前記高速化を実現できたとし
ても、比較結果の出力周波数が極めて高速となるので、
フェールセーフを確保した分周回路が必要となり、構造
が複雑になるばかりでなくコスト高になるという問題点
があった。
ても、比較結果の出力周波数が極めて高速となるので、
フェールセーフを確保した分周回路が必要となり、構造
が複雑になるばかりでなくコスト高になるという問題点
があった。
【０００６】本発明は、このような従来の技術が有する
問題点に着目してなされたもので、バスビットの増加に
対応することができるとともに、分周回路などを要しな
い故障検出装置、故障検出方法およびバス比較器を提供
することを目的としている。
問題点に着目してなされたもので、バスビットの増加に
対応することができるとともに、分周回路などを要しな
い故障検出装置、故障検出方法およびバス比較器を提供
することを目的としている。
【０００７】
【課題を解決するための手段】かかる目的を達成するた
めの本発明の要旨とするところは、 １ 複数のマイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）
をクロック同期運転させ、同期運転状態の各マイクロプ
ロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス出力（２0 〜２
m ）を比較することにより故障の有無を監視するフェー
ルセーフ処理装置における故障検出装置において、各マ
イクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）の多ビットの
バス出力（２0 〜２m ）の所定の単位を各ビットあるい
は複数ビット単位に直列にそれぞれ符号圧縮する圧縮処
理部（３０）と、該圧縮処理部（３０）より出力される
各圧縮データを直列に比較し、動作不一致の場合の故障
を検出する比較部（４０）とを有するバス比較器（２
０）を設けたことを特徴とする故障検出装置。
めの本発明の要旨とするところは、 １ 複数のマイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）
をクロック同期運転させ、同期運転状態の各マイクロプ
ロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス出力（２0 〜２
m ）を比較することにより故障の有無を監視するフェー
ルセーフ処理装置における故障検出装置において、各マ
イクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）の多ビットの
バス出力（２0 〜２m ）の所定の単位を各ビットあるい
は複数ビット単位に直列にそれぞれ符号圧縮する圧縮処
理部（３０）と、該圧縮処理部（３０）より出力される
各圧縮データを直列に比較し、動作不一致の場合の故障
を検出する比較部（４０）とを有するバス比較器（２
０）を設けたことを特徴とする故障検出装置。
【０００８】２ 複数のマイクロプロセッサ（ＣＰＵ
1 ，ＣＰＵ2 ）をクロック同期運転させ、同期運転状態
の各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス
出力（２0 〜２m ）を比較することにより故障の有無を
監視するフェールセーフ処理装置における故障検出方法
において、各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ
2 ）の多ビットのバス出力（２0 〜２m ）の所定の単位
を各ビットあるいは複数ビット単位に直列にそれぞれ符
号圧縮処理して圧縮データを生成し、各圧縮データを直
列に比較して動作不一致の場合の故障を検出することを
特徴とする故障検出方法。
1 ，ＣＰＵ2 ）をクロック同期運転させ、同期運転状態
の各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ2 ）のバス
出力（２0 〜２m ）を比較することにより故障の有無を
監視するフェールセーフ処理装置における故障検出方法
において、各マイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ
2 ）の多ビットのバス出力（２0 〜２m ）の所定の単位
を各ビットあるいは複数ビット単位に直列にそれぞれ符
号圧縮処理して圧縮データを生成し、各圧縮データを直
列に比較して動作不一致の場合の故障を検出することを
特徴とする故障検出方法。
【０００９】３ 多ビットの複数のバス出力（２0 〜２
m ）の所定の単位を各ビットあるいは複数ビット単位に
直列にそれぞれ符号圧縮する圧縮処理部（３０）と、該
圧縮処理部（３０）より出力される各圧縮データを直列
に比較し、動作不一致の場合の故障を検出する比較部
（４０）とを有することを特徴とするバス比較器（２
０）に存する。
m ）の所定の単位を各ビットあるいは複数ビット単位に
直列にそれぞれ符号圧縮する圧縮処理部（３０）と、該
圧縮処理部（３０）より出力される各圧縮データを直列
に比較し、動作不一致の場合の故障を検出する比較部
（４０）とを有することを特徴とするバス比較器（２
０）に存する。
【００１０】
【作用】複数のマイクロプロセッサ（ＣＰＵ1 ，ＣＰＵ
2 ）は、クロック同期運転している間、同一の形式の多
ビットのバス出力（２0 〜２m ）をそれぞれ出力する。
この多ビットのバス出力（２0 〜２m ）は圧縮処理部
（３０）に入り、そこで所定数のワード等の所定の単位
で各ビットあるいは複数ビット単位に直列にそれぞれ符
号圧縮される。各バス出力（２0 〜２m ）から減量され
た各圧縮データは比較部（４０）で直列に順次比較さ
れ、データ不一致の場合は複数のマイクロプロセッサ
（ＣＰＵ1 ，ＣＰＵ2 ）の動作不一致として故障が検出
される。
2 ）は、クロック同期運転している間、同一の形式の多
ビットのバス出力（２0 〜２m ）をそれぞれ出力する。
この多ビットのバス出力（２0 〜２m ）は圧縮処理部
（３０）に入り、そこで所定数のワード等の所定の単位
で各ビットあるいは複数ビット単位に直列にそれぞれ符
号圧縮される。各バス出力（２0 〜２m ）から減量され
た各圧縮データは比較部（４０）で直列に順次比較さ
れ、データ不一致の場合は複数のマイクロプロセッサ
（ＣＰＵ1 ，ＣＰＵ2 ）の動作不一致として故障が検出
される。
【００１１】また、一般的なバス比較器（２０）として
考えると、出力源はともかく、多ビットの複数のバス出
力（２0 〜２m ）の所定の単位が圧縮処理部（３０）に
より各ビットあるいは複数ビット単位に直列にそれぞれ
符号圧縮され、圧縮データを比較部（４０）で直列に比
較すれば多ビットの複数のバス出力（２0 〜２m ）相互
のデータ不一致を検出することができる。
考えると、出力源はともかく、多ビットの複数のバス出
力（２0 〜２m ）の所定の単位が圧縮処理部（３０）に
より各ビットあるいは複数ビット単位に直列にそれぞれ
符号圧縮され、圧縮データを比較部（４０）で直列に比
較すれば多ビットの複数のバス出力（２0 〜２m ）相互
のデータ不一致を検出することができる。
【００１２】
【実施例】以下、図面に基づき本発明の各種実施例を説
明する。図１は本発明の第１実施例を示している。
明する。図１は本発明の第１実施例を示している。
【００１３】フェールセーフ処理装置１０はクロック同
期運転する複数のマイクロプロセッサＣＰＵ1 ，ＣＰＵ
2 を有し、同期運転状態の各マイクロプロセッサＣＰＵ
1 ，ＣＰＵ2 のバス出力２0 〜２m を比較することによ
り故障の有無を監視するバス比較器２０が設けてある。
マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 は同一の構成を
しており、図１においてはマイクロプロセッサＣＰＵ2
のバスの図解が省略されている。また、バス比較器２０
もマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に応じた対称
的な構成をしていてマイクロプロセッサＣＰＵ2 側の図
解は省略されている。
期運転する複数のマイクロプロセッサＣＰＵ1 ，ＣＰＵ
2 を有し、同期運転状態の各マイクロプロセッサＣＰＵ
1 ，ＣＰＵ2 のバス出力２0 〜２m を比較することによ
り故障の有無を監視するバス比較器２０が設けてある。
マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 は同一の構成を
しており、図１においてはマイクロプロセッサＣＰＵ2
のバスの図解が省略されている。また、バス比較器２０
もマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に応じた対称
的な構成をしていてマイクロプロセッサＣＰＵ2 側の図
解は省略されている。
【００１４】各マイクロプロセッサＣＰＵ1 ，ＣＰＵ2
はいずれも０〜ｍの多ビットのバス出力２0 〜２m があ
り、各ビットにおいてｎワードの時系列データとして所
定の単位でバス比較器２０の圧縮処理部３０に入力する
よう接続されている。バス比較器２０は、各マイクロプ
ロセッサＣＰＵ1 ，ＣＰＵ2 に対応してそれぞれ設けら
れた圧縮処理部３０，３０と，これら圧縮処理部３０，
３０の出力が接続する比較部４０を有している。
はいずれも０〜ｍの多ビットのバス出力２0 〜２m があ
り、各ビットにおいてｎワードの時系列データとして所
定の単位でバス比較器２０の圧縮処理部３０に入力する
よう接続されている。バス比較器２０は、各マイクロプ
ロセッサＣＰＵ1 ，ＣＰＵ2 に対応してそれぞれ設けら
れた圧縮処理部３０，３０と，これら圧縮処理部３０，
３０の出力が接続する比較部４０を有している。
【００１５】圧縮処理部３０は、各ビットごとにデータ
圧縮部３１0 〜３１m および直列転送部３５0 〜３５m
がそれぞれのビットごとに対をなすように設けられてい
る。図２は圧縮処理部３０のデータ圧縮部３１0 〜３１
m を構成する圧縮回路３２の説明図であり、圧縮データ
の生成多項式として、ＣＣＩＴＴ勧告の１６次多項式で
あるところの Ｆ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ …（１） を用いるものである。
圧縮部３１0 〜３１m および直列転送部３５0 〜３５m
がそれぞれのビットごとに対をなすように設けられてい
る。図２は圧縮処理部３０のデータ圧縮部３１0 〜３１
m を構成する圧縮回路３２の説明図であり、圧縮データ
の生成多項式として、ＣＣＩＴＴ勧告の１６次多項式で
あるところの Ｆ（Ｘ）＝Ｘ16＋Ｘ12＋Ｘ5 ＋１ …（１） を用いるものである。
【００１６】すなわち、Ｆ（Ｘ）を実現するため、圧縮
回路３２は、マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 の
バス出力２0 〜２m の内の一つのビットがイクスクルー
シブオアゲート３４ａを介して入力していて、１〜５ビ
ットまでのシフトレジスタ３３ａ、６〜１２ビットまで
のシフトレジスタ３３ｂ、１３〜１６ビットまでのシフ
トレジスタ３３ｃがイクスクルーシブオアゲート３４
ｂ，３４ｃを介して接続している。圧縮回路３２の出力
となるシフトレジスタ３３ｃの出力は、イクスクルーシ
ブオアゲート３４ａ，３４ｂ，３４ｃにフィードバック
接続されている。圧縮回路３２はバス出力２0 〜２m ０
〜ｍの各ビットにそれぞれ設けられている。
回路３２は、マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 の
バス出力２0 〜２m の内の一つのビットがイクスクルー
シブオアゲート３４ａを介して入力していて、１〜５ビ
ットまでのシフトレジスタ３３ａ、６〜１２ビットまで
のシフトレジスタ３３ｂ、１３〜１６ビットまでのシフ
トレジスタ３３ｃがイクスクルーシブオアゲート３４
ｂ，３４ｃを介して接続している。圧縮回路３２の出力
となるシフトレジスタ３３ｃの出力は、イクスクルーシ
ブオアゲート３４ａ，３４ｂ，３４ｃにフィードバック
接続されている。圧縮回路３２はバス出力２0 〜２m ０
〜ｍの各ビットにそれぞれ設けられている。
【００１７】直列転送部３５0 〜３２m は、マイクロプ
ロセッサＣＰＵ1 ，ＣＰＵ2 のバス出力２0 〜２m の各
ビットに設けられたデータ圧縮部３１0 〜３１m の出力
を直列に連ねて出力するよう接続されている。
ロセッサＣＰＵ1 ，ＣＰＵ2 のバス出力２0 〜２m の各
ビットに設けられたデータ圧縮部３１0 〜３１m の出力
を直列に連ねて出力するよう接続されている。
【００１８】比較部４０はマイクロプロセッサＣＰＵ
1 ，ＣＰＵ2 に対応して設けられた圧縮処理部３０，３
０の出力が接続し、圧縮処理部３０，３０より出力され
る各圧縮データを直列に比較し、動作不一致の場合の故
障を検出するものである。
1 ，ＣＰＵ2 に対応して設けられた圧縮処理部３０，３
０の出力が接続し、圧縮処理部３０，３０より出力され
る各圧縮データを直列に比較し、動作不一致の場合の故
障を検出するものである。
【００１９】次に作用を説明する。
【００２０】図１に示すように、複数のマイクロプロセ
ッサＣＰＵ1 ，ＣＰＵ2 はクロック同期運転していて、
同期運転の間、同一の形式の多ビットのバス出力２0 〜
２mをそれぞれ出力している。この多ビットのバス出力
２0 〜２m はマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に
対応するバス比較器２０の圧縮処理部３０，３０のそれ
ぞれのビットに対応するデータ圧縮部３１0 〜３１m に
入り、そこでワードの時系列データの所定の単位で各ビ
ット単位に直列にそれぞれ符号圧縮される。
ッサＣＰＵ1 ，ＣＰＵ2 はクロック同期運転していて、
同期運転の間、同一の形式の多ビットのバス出力２0 〜
２mをそれぞれ出力している。この多ビットのバス出力
２0 〜２m はマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に
対応するバス比較器２０の圧縮処理部３０，３０のそれ
ぞれのビットに対応するデータ圧縮部３１0 〜３１m に
入り、そこでワードの時系列データの所定の単位で各ビ
ット単位に直列にそれぞれ符号圧縮される。
【００２１】符号圧縮は第２図に示す圧縮回路３２で行
なわれる。すなわち、圧縮回路３２は圧縮データの生成
多項式として、ＣＣＩＴＴ勧告の１６次多項式である前
記式（１）を実現するものであり、バス出力２0 〜２m
はそれぞれｎワードのバスデータが圧縮比Ｊ＝１６によ
りｎ／Ｊ（ｎはＪの整数倍）に圧縮して減量される。図
３に示すように、マイクロプロセッサＣＰＵ1 ，ＣＰＵ
2 が３２ビットでクロックを１６ＭＨｚ，時系列上方数
を４０９６ビットとすると、データ圧縮時間は２５６μ
ｓとなり、圧縮データの出力周波数は３．９ＫＨｚとな
る。
なわれる。すなわち、圧縮回路３２は圧縮データの生成
多項式として、ＣＣＩＴＴ勧告の１６次多項式である前
記式（１）を実現するものであり、バス出力２0 〜２m
はそれぞれｎワードのバスデータが圧縮比Ｊ＝１６によ
りｎ／Ｊ（ｎはＪの整数倍）に圧縮して減量される。図
３に示すように、マイクロプロセッサＣＰＵ1 ，ＣＰＵ
2 が３２ビットでクロックを１６ＭＨｚ，時系列上方数
を４０９６ビットとすると、データ圧縮時間は２５６μ
ｓとなり、圧縮データの出力周波数は３．９ＫＨｚとな
る。
【００２２】このように減量されていてかつ周波数も高
くない各圧縮データは比較部４０で直列に順次比較さ
れ、マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 が正常に働
いていれば、２５６μｓごとに正常出力パルスを発す
る。故障要因としては図４に示すようなものがあり、故
障があると当該故障系のマイクロプロセッサに正常系と
は異なる信号が発され、圧縮データも異常信号となり、
比較部４０でデータ不一致となるので、複数のマイクロ
プロセッサＣＰＵ1 ，ＣＰＵ2 の動作不一致として故障
が検出される。
くない各圧縮データは比較部４０で直列に順次比較さ
れ、マイクロプロセッサＣＰＵ1 ，ＣＰＵ2 が正常に働
いていれば、２５６μｓごとに正常出力パルスを発す
る。故障要因としては図４に示すようなものがあり、故
障があると当該故障系のマイクロプロセッサに正常系と
は異なる信号が発され、圧縮データも異常信号となり、
比較部４０でデータ不一致となるので、複数のマイクロ
プロセッサＣＰＵ1 ，ＣＰＵ2 の動作不一致として故障
が検出される。
【００２３】また、一般的なバス比較器２０として考え
ると、出力源はともかく、多ビットの複数のバス出力２
0 〜２m の所定の単位が圧縮処理部３０により各ビット
あるいは複数ビット単位に直列にそれぞれ符号圧縮さ
れ、圧縮データを比較部４０で直列に比較すれば多ビッ
トの複数のバス出力２0 〜２m 相互のデータ不一致を検
出することができる。圧縮データが各バス出力より減量
されているので、マイクロプロセッサのバス出力が多ビ
ットになっても十分追従して比較をすることができる。
ると、出力源はともかく、多ビットの複数のバス出力２
0 〜２m の所定の単位が圧縮処理部３０により各ビット
あるいは複数ビット単位に直列にそれぞれ符号圧縮さ
れ、圧縮データを比較部４０で直列に比較すれば多ビッ
トの複数のバス出力２0 〜２m 相互のデータ不一致を検
出することができる。圧縮データが各バス出力より減量
されているので、マイクロプロセッサのバス出力が多ビ
ットになっても十分追従して比較をすることができる。
【００２４】圧縮データを比較することは実データを比
較するわけではないので、検出誤りが生ずる可能性があ
るわけであるが、次に説明するように、その確率は低く
実用上は十分な信頼性を持つことができる。すなわち、
図５に示すように、種々の故障に起因した誤りデータは
最初のものを第１次符号誤りとし、この第１次符号誤り
に起因して発生する関連誤りが発生するものとし、その
誤りをバースト符号誤りと考えれば、以降も波及的に誤
りが発生するものと考えられるので、無限長バーストと
して扱うことが必要であり、図５に示すように圧縮デー
タの周期内に関連誤りが発生する関係となる。
較するわけではないので、検出誤りが生ずる可能性があ
るわけであるが、次に説明するように、その確率は低く
実用上は十分な信頼性を持つことができる。すなわち、
図５に示すように、種々の故障に起因した誤りデータは
最初のものを第１次符号誤りとし、この第１次符号誤り
に起因して発生する関連誤りが発生するものとし、その
誤りをバースト符号誤りと考えれば、以降も波及的に誤
りが発生するものと考えられるので、無限長バーストと
して扱うことが必要であり、図５に示すように圧縮デー
タの周期内に関連誤りが発生する関係となる。
【００２５】前記連続バースト誤りは、符号理論よりバ
ースト長ｂ＞ｎ−ｋ＋１のとき見逃し誤り率はｐ＝２
-(n-k)で表わされる。ここでｎは圧縮単位のワード数，
ｋは圧縮ビット数である。そして無限長バーストである
場合、見逃し誤り率は、ｐ＝１．５４＊１０-5に集れん
すると結論づけられている。したがって、図６に示すよ
うに、関連誤りが発生して回路故障によるバースト誤り
が発生したにもかかわらず発見できないのは、圧縮デー
タの符号が一致する確率はおおよそｐ＝１＊１０-5とし
て約１０5 ブロックに１ブロックとなり、現実には引き
続き発生する誤りにより容易に発見できると考えられ、
実用上の安全性は十分である。
ースト長ｂ＞ｎ−ｋ＋１のとき見逃し誤り率はｐ＝２
-(n-k)で表わされる。ここでｎは圧縮単位のワード数，
ｋは圧縮ビット数である。そして無限長バーストである
場合、見逃し誤り率は、ｐ＝１．５４＊１０-5に集れん
すると結論づけられている。したがって、図６に示すよ
うに、関連誤りが発生して回路故障によるバースト誤り
が発生したにもかかわらず発見できないのは、圧縮デー
タの符号が一致する確率はおおよそｐ＝１＊１０-5とし
て約１０5 ブロックに１ブロックとなり、現実には引き
続き発生する誤りにより容易に発見できると考えられ、
実用上の安全性は十分である。
【００２６】バス比較器２０はフェールセーフ処理装置
１０の複数のマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に
付設して用いるのであるが、一般的に、多ビットの複数
のバス出力を対象とするものであってもよく、圧縮はバ
ス出力の複数ビット単位に行なってもよい。また、圧縮
方式も時系列的なものであれば前記実施例に示したもの
に限ることなく、他の周知の方式を使用することができ
ることはいうまでもない。
１０の複数のマイクロプロセッサＣＰＵ1 ，ＣＰＵ2 に
付設して用いるのであるが、一般的に、多ビットの複数
のバス出力を対象とするものであってもよく、圧縮はバ
ス出力の複数ビット単位に行なってもよい。また、圧縮
方式も時系列的なものであれば前記実施例に示したもの
に限ることなく、他の周知の方式を使用することができ
ることはいうまでもない。
【００２７】
【発明の効果】本発明に係る故障検出装置、故障検出方
法およびバス比較器によれば、複数のバス出力を直列に
それぞれ符号圧縮処理し、各圧縮データを直列に比較し
て動作不一致の場合の故障を検出するようにしたから、
比較するデータが減量するので、バスのビット数が増加
しても対応することができ、比較結果の周波数も低くな
るので、分周回路等を設けることなく簡単な構成として
コストアップを抑えることができる。
法およびバス比較器によれば、複数のバス出力を直列に
それぞれ符号圧縮処理し、各圧縮データを直列に比較し
て動作不一致の場合の故障を検出するようにしたから、
比較するデータが減量するので、バスのビット数が増加
しても対応することができ、比較結果の周波数も低くな
るので、分周回路等を設けることなく簡単な構成として
コストアップを抑えることができる。
【図１】本発明の一実施例を示す故障検出装置を備えた
フェールセーフ処理装置のブロック図である。
フェールセーフ処理装置のブロック図である。
【図２】本発明の一実施例を示す故障検出装置の圧縮回
路の回路説明図である。
路の回路説明図である。
【図３】本発明の一実施例を示す故障検出装置の故障を
検出する比較部の動作の説明図である。
検出する比較部の動作の説明図である。
【図４】フェールセーフ処理装置の故障要因を示す説明
図である。
図である。
【図５】圧縮データを使用することによるバースト誤り
の発生の様子を示す説明図である。
の発生の様子を示す説明図である。
【図６】圧縮データを使用することによるバースト誤り
の発生の確率を検討するための説明図である。
の発生の確率を検討するための説明図である。
１０…フェールセーフ処理装置 ＣＰＵ1 ，ＣＰＵ2 …マイクロプロセッサ ２０…バス比較器 ３０…圧縮処理部 ３１0 〜３１m …データ圧縮部 ３２…圧縮回路 ３５0 〜３５m …直列転送部 ４０…比較部
Claims (3)
- 【請求項１】複数のマイクロプロセッサをクロック同期
運転させ、同期運転状態の各マイクロプロセッサのバス
出力を比較することにより故障の有無を監視するフェー
ルセーフ処理装置における故障検出装置において、 各マイクロプロセッサの多ビットのバス出力の所定の単
位を各ビットあるいは複数ビット単位に直列にそれぞれ
符号圧縮する圧縮処理部と、該圧縮処理部より出力され
る各圧縮データを直列に比較し、動作不一致の場合の故
障を検出する比較部とを有するバス比較器を設けたこと
を特徴とする故障検出装置。 - 【請求項２】複数のマイクロプロセッサをクロック同期
運転させ、同期運転状態の各マイクロプロセッサのバス
出力を比較することにより故障の有無を監視するフェー
ルセーフ処理装置における故障検出方法において、 各マイクロプロセッサの多ビットのバス出力の所定の単
位を各ビットあるいは複数ビット単位に直列にそれぞれ
符号圧縮処理して圧縮データを生成し、各圧縮データを
直列に比較して動作不一致の場合の故障を検出すること
を特徴とする故障検出方法。 - 【請求項３】多ビットの複数のバス出力の所定の単位を
各ビットあるいは複数ビット単位に直列にそれぞれ符号
圧縮する圧縮処理部と、該圧縮処理部より出力される各
圧縮データを直列に比較し、動作不一致の場合の故障を
検出する比較部とを有することを特徴とするバス比較
器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332203A JPH05324391A (ja) | 1991-12-16 | 1991-12-16 | 故障検出装置、故障検出方法およびバス比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3332203A JPH05324391A (ja) | 1991-12-16 | 1991-12-16 | 故障検出装置、故障検出方法およびバス比較器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05324391A true JPH05324391A (ja) | 1993-12-07 |
Family
ID=18252334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3332203A Pending JPH05324391A (ja) | 1991-12-16 | 1991-12-16 | 故障検出装置、故障検出方法およびバス比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05324391A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009327A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Ltd | 照合システム |
| JP2010218012A (ja) * | 2009-03-13 | 2010-09-30 | Nec Corp | 圧縮情報を利用した故障検出装置、その方法及びそのプログラム |
| CN102103531A (zh) * | 2009-12-17 | 2011-06-22 | 横河电机株式会社 | 双重现场仪器 |
| JP2012008812A (ja) * | 2010-06-24 | 2012-01-12 | Fuji Electric Co Ltd | 情報処理装置、及び情報処理装置の自己診断方法 |
| EP2722760A1 (en) | 2012-10-18 | 2014-04-23 | Renesas Electronics Corporation | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112136A (ja) * | 1981-12-25 | 1983-07-04 | Kyosan Electric Mfg Co Ltd | 多入力信号比較器 |
| JPS60233734A (ja) * | 1984-05-07 | 1985-11-20 | Japanese National Railways<Jnr> | 同期式多重系計算機の不一致検出方法 |
-
1991
- 1991-12-16 JP JP3332203A patent/JPH05324391A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58112136A (ja) * | 1981-12-25 | 1983-07-04 | Kyosan Electric Mfg Co Ltd | 多入力信号比較器 |
| JPS60233734A (ja) * | 1984-05-07 | 1985-11-20 | Japanese National Railways<Jnr> | 同期式多重系計算機の不一致検出方法 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009327A (ja) * | 2008-06-27 | 2010-01-14 | Hitachi Ltd | 照合システム |
| JP2010218012A (ja) * | 2009-03-13 | 2010-09-30 | Nec Corp | 圧縮情報を利用した故障検出装置、その方法及びそのプログラム |
| CN102103531A (zh) * | 2009-12-17 | 2011-06-22 | 横河电机株式会社 | 双重现场仪器 |
| JP2011128821A (ja) * | 2009-12-17 | 2011-06-30 | Yokogawa Electric Corp | 二重化フィールド機器 |
| JP2012008812A (ja) * | 2010-06-24 | 2012-01-12 | Fuji Electric Co Ltd | 情報処理装置、及び情報処理装置の自己診断方法 |
| EP2722760A1 (en) | 2012-10-18 | 2014-04-23 | Renesas Electronics Corporation | Semiconductor device |
| US9329927B2 (en) | 2012-10-18 | 2016-05-03 | Renesas Electronics Corporation | Semiconductor device |
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