JPH02210545A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
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- JPH02210545A JPH02210545A JP1031458A JP3145889A JPH02210545A JP H02210545 A JPH02210545 A JP H02210545A JP 1031458 A JP1031458 A JP 1031458A JP 3145889 A JP3145889 A JP 3145889A JP H02210545 A JPH02210545 A JP H02210545A
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- Japan
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- output
- chip
- circuit
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000001514 detection method Methods 0.000 claims abstract description 4
- 230000000873 masking effect Effects 0.000 claims 1
- 238000012544 monitoring process Methods 0.000 description 15
- 230000005856 abnormality Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/16—Error detection or correction of the data by redundancy in hardware
- G06F11/1629—Error detection by comparing the output of redundant processing systems
- G06F11/1637—Error detection by comparing the output of redundant processing systems using additional compare functionality in one or some but not all of the redundant processing components
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/004—Error avoidance
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Hardware Redundancy (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マイクロプロセッサに関し、特にマイクロプ
ロセッサ自身による高信頼性システムの構築が可能な多
重化システム用マイクロプロセッサに関する。
ロセッサ自身による高信頼性システムの構築が可能な多
重化システム用マイクロプロセッサに関する。
近年、マイクロプロセッサの機能、性能の向上に伴い、
その応用分野も高度な信頼性を要求される分野にまで拡
大しつつあり、マイクロプロセッサ自身による、高信頼
性システム、特に多重化システムをサポートするマイク
ロプロセッサが開発されている。
その応用分野も高度な信頼性を要求される分野にまで拡
大しつつあり、マイクロプロセッサ自身による、高信頼
性システム、特に多重化システムをサポートするマイク
ロプロセッサが開発されている。
従来、マイクロプロセッサの多重化システムのサポート
方法としては、次のようなものがある。
方法としては、次のようなものがある。
チップ自身が、通常動作を行なう「通常モード」と、監
視対象とする出力端子を入力状態にし、通常モードの監
視をする「監視モード」の２つのモードをもち、監視モ
ードで異常を検出した場合には、待機していたチップを
これまで通常モードで動作していたチップにかわって動
作させるものである。
視対象とする出力端子を入力状態にし、通常モードの監
視をする「監視モード」の２つのモードをもち、監視モ
ードで異常を検出した場合には、待機していたチップを
これまで通常モードで動作していたチップにかわって動
作させるものである。
以下に、第２図により従来の多重化システムサポートの
マイクロプロセッサの構成例を説明する。ここでは、特
に３２ビツトのマイクロプロセッサについて説明する。
マイクロプロセッサの構成例を説明する。ここでは、特
に３２ビツトのマイクロプロセッサについて説明する。
第２図において、２０１は通常モードと監視モードを選
択する入力端子、２０２はデータ出力端子（Ｄ （３１
−０））、２０３はＤ （３１−０）を除く監視対象の
出力端子、２０４は２０４がＬＯＷの場合にハイインピ
ーダンス状態となり、ＨＩＧＨの場合に駆動状態にする
出力ドライバ、２０５は出力バッファ、２０６は出力バ
ッファ２０５および出力端子２０３の状態を比較するビ
ット単位の比較器、２０７は比較器２０６の全てが一致
を示すことを検出する全一致検出回路、２０８は外部シ
ステムに対して通常モードのチップが、監視モードのチ
ップと異なる動作をしていることを示す出力端子である
。
択する入力端子、２０２はデータ出力端子（Ｄ （３１
−０））、２０３はＤ （３１−０）を除く監視対象の
出力端子、２０４は２０４がＬＯＷの場合にハイインピ
ーダンス状態となり、ＨＩＧＨの場合に駆動状態にする
出力ドライバ、２０５は出力バッファ、２０６は出力バ
ッファ２０５および出力端子２０３の状態を比較するビ
ット単位の比較器、２０７は比較器２０６の全てが一致
を示すことを検出する全一致検出回路、２０８は外部シ
ステムに対して通常モードのチップが、監視モードのチ
ップと異なる動作をしていることを示す出力端子である
。
入力端子２０１が通常モードに設定されている場合には
、全ての監視対象の出力ドライバ２０４は駆動状態にあ
り、回路２０６−２０８は特別な意味を持たない。入力
端子２０１が監視モードに設定されている場合には、監
視対象の出力端子２０２と２０３は出力ドライバ２０４
によりハイインピーダンスになり、出力端子２０２，２
０３は入力状態になる。ただし、２０５の出力バッファ
は通常モード、監視モードにかかわらず、アクセス単位
に外部へ出力すべき内容を保持する。
、全ての監視対象の出力ドライバ２０４は駆動状態にあ
り、回路２０６−２０８は特別な意味を持たない。入力
端子２０１が監視モードに設定されている場合には、監
視対象の出力端子２０２と２０３は出力ドライバ２０４
によりハイインピーダンスになり、出力端子２０２，２
０３は入力状態になる。ただし、２０５の出力バッファ
は通常モード、監視モードにかかわらず、アクセス単位
に外部へ出力すべき内容を保持する。
このように監視モードに設定されている場合には、出力
バッファ２０５と出力端子２０２，２０３の状態を比較
器（又は排他的論理和）２０６によりビット単位に比較
し、全てが一致をしめしていない場合には、出力端子２
０８により外部システムに異常の発生を通知していた。
バッファ２０５と出力端子２０２，２０３の状態を比較
器（又は排他的論理和）２０６によりビット単位に比較
し、全てが一致をしめしていない場合には、出力端子２
０８により外部システムに異常の発生を通知していた。
上述した従来例では、監視対象端子の比較結果がすべて
一致を示していることを検出しているために、次のよう
な欠点がある。
一致を示していることを検出しているために、次のよう
な欠点がある。
監視モードのチップが通常モードのチップとの出力の不
一致を検出した場合に、これまで通常モードで動作して
いたチップを切り離し、待機していたチップと監視モー
ドのチップを、割込み等で同期させて再度、継続動作を
させた場合に、その直後の外部装置へのデータライトア
クセスで、監視モードのチップが不必要な不一致を検出
する場合がある。
一致を検出した場合に、これまで通常モードで動作して
いたチップを切り離し、待機していたチップと監視モー
ドのチップを、割込み等で同期させて再度、継続動作を
させた場合に、その直後の外部装置へのデータライトア
クセスで、監視モードのチップが不必要な不一致を検出
する場合がある。
この現象は、３２ビツトのマイクロプロセッサの場合に
は、１回のアクセスで３２ビツトに満たないデータを出
力する場合に発生する。
は、１回のアクセスで３２ビツトに満たないデータを出
力する場合に発生する。
つまり、これまでの動作を継続している監視モードのチ
ップと、それまで待機していたチップでは、データライ
トのアクセスでは、データ端子に出力されるデータの全
てが、必ずしも全ては一致しないことに起因する。特に
、データタイプに応じて内部レジスタの保持を行なうマ
イクロプロセッサでは、有効でないバイトに対するデー
タは、通常、前のデータがそのまま出力されるためであ
る。
ップと、それまで待機していたチップでは、データライ
トのアクセスでは、データ端子に出力されるデータの全
てが、必ずしも全ては一致しないことに起因する。特に
、データタイプに応じて内部レジスタの保持を行なうマ
イクロプロセッサでは、有効でないバイトに対するデー
タは、通常、前のデータがそのまま出力されるためであ
る。
本発明の特徴は、出力バッファの情報が有効か無効かを
示す信号群と、前記信号群によって無効とみなされる比
較結果をマスクする回路とを有することにある。
示す信号群と、前記信号群によって無効とみなされる比
較結果をマスクする回路とを有することにある。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例の回路図である。
こては、特に３２ビツトのマイクロプロセッサについて
説明するが他の数バイトにわたるデータバスを持つマイ
クロプロセッサについても、同様に拡張することができ
る。第１図において、１０１は通常モードと監視モード
を選択する入力端子、１０２は８本ずつのデータ出力端
子（Ｄ （３１−〇））、１０３はＤ （３１−０）を
除く監視対象のｎ本の出力端子、１０４は１０１がＬＯ
Ｗの場合にハイインピーダンスとなり、ＨＩＧＨの場合
に駆動する外部出力ドライバ、１０５は出力バッファ、
１０６は出力バッファ１０５および出力ドライバ１０４
の状態を比較するビット単位の比較器、１０７は全てが
一致を示すことを検出する全一致検出回路、２０８は外
部システムに対して通常モードのチップが、監視モード
のチップと異なる動作をしていることを示す出力端子、
１０９はデータ端子のバイト単位にそれらが有効か無効
かを示す信号群、１１０はバイト単位に分割したデータ
出力端子に関する比較結果を、１０９の信号により、無
効とみなされる比較結果をマスクにする回路である。
説明するが他の数バイトにわたるデータバスを持つマイ
クロプロセッサについても、同様に拡張することができ
る。第１図において、１０１は通常モードと監視モード
を選択する入力端子、１０２は８本ずつのデータ出力端
子（Ｄ （３１−〇））、１０３はＤ （３１−０）を
除く監視対象のｎ本の出力端子、１０４は１０１がＬＯ
Ｗの場合にハイインピーダンスとなり、ＨＩＧＨの場合
に駆動する外部出力ドライバ、１０５は出力バッファ、
１０６は出力バッファ１０５および出力ドライバ１０４
の状態を比較するビット単位の比較器、１０７は全てが
一致を示すことを検出する全一致検出回路、２０８は外
部システムに対して通常モードのチップが、監視モード
のチップと異なる動作をしていることを示す出力端子、
１０９はデータ端子のバイト単位にそれらが有効か無効
かを示す信号群、１１０はバイト単位に分割したデータ
出力端子に関する比較結果を、１０９の信号により、無
効とみなされる比較結果をマスクにする回路である。
入力端子１０１が通常モードに設定されている場合には
、全ての監視対象の出力端子は駆動状態にあり、１０６
−１１０の回路は特別な意味を持たない。入力端子１０
１が監視モードに設定されている場合には、監視対象の
出力端子１０２と１０３は出力ドライバ１０４によりハ
イインピーダンスになり、出力端子は入力状態になる。
、全ての監視対象の出力端子は駆動状態にあり、１０６
−１１０の回路は特別な意味を持たない。入力端子１０
１が監視モードに設定されている場合には、監視対象の
出力端子１０２と１０３は出力ドライバ１０４によりハ
イインピーダンスになり、出力端子は入力状態になる。
−１゛ミし、１０５の出力バッファは通常モード、監視
モードにかかわらず、アクセス単位に外部へ出力すべき
内容を保持する。このように監視モードに設定されてい
る場合には、出力バッファ１０５と出力端子１０２，１
０３の状態を比較器（又は排他的論理和）１０６により
ビット単位に比較し、全てが一致をしめしていない場合
には、出力端子１０８により外部システムに異常の発生
を通知している。但し、データ端子に関する比較に関し
ては、信号１０９によってバイト単位に分割し、有効で
あるバイトのみ比較し、無効であるバイトに関してはマ
スク回路１１０でマスクして一致したものとみなしてい
る。本実施例ではマスク回路１１０としてＯＲゲートを
用いているので、信号１０９がハイレベルでマスク状態
となり、ロウレベルで比較器１０６の出力が全一致回路
１０７に供給される。マスク回路１１０としてはＡＮＤ
ゲート等の他の論理ゲートを用いることができることは
言うまでもない。
モードにかかわらず、アクセス単位に外部へ出力すべき
内容を保持する。このように監視モードに設定されてい
る場合には、出力バッファ１０５と出力端子１０２，１
０３の状態を比較器（又は排他的論理和）１０６により
ビット単位に比較し、全てが一致をしめしていない場合
には、出力端子１０８により外部システムに異常の発生
を通知している。但し、データ端子に関する比較に関し
ては、信号１０９によってバイト単位に分割し、有効で
あるバイトのみ比較し、無効であるバイトに関してはマ
スク回路１１０でマスクして一致したものとみなしてい
る。本実施例ではマスク回路１１０としてＯＲゲートを
用いているので、信号１０９がハイレベルでマスク状態
となり、ロウレベルで比較器１０６の出力が全一致回路
１０７に供給される。マスク回路１１０としてはＡＮＤ
ゲート等の他の論理ゲートを用いることができることは
言うまでもない。
以上説明したように、本発明は、データ端子に関する比
較結果に対しては、バイト単位に分割し、有効バイトの
み選択して全一致検出する回路を有していることにより
、監視モードのチップが通常モードのチップとの出力の
不一致を検出した場合に、これまで通常モードで動作し
ていたチップを切り離し、待機していたチップと監視モ
ードのチップを、割込み等で同期させて、再度継続動作
をさせた場合にも、その直後の外部装置へのデータライ
トアクセスで、監視モードのチップが不必要な不一致を
検出することを無くすことができる。このことにより、
従来の解決策に比べて、ハードウェア量が大きく増える
こともなく、ソフトウ＝７の処理を必要とせず、高速に
通常動作を再開できる効果がある。
較結果に対しては、バイト単位に分割し、有効バイトの
み選択して全一致検出する回路を有していることにより
、監視モードのチップが通常モードのチップとの出力の
不一致を検出した場合に、これまで通常モードで動作し
ていたチップを切り離し、待機していたチップと監視モ
ードのチップを、割込み等で同期させて、再度継続動作
をさせた場合にも、その直後の外部装置へのデータライ
トアクセスで、監視モードのチップが不必要な不一致を
検出することを無くすことができる。このことにより、
従来の解決策に比べて、ハードウェア量が大きく増える
こともなく、ソフトウ＝７の処理を必要とせず、高速に
通常動作を再開できる効果がある。
・・・・・・データ比較のマスク回路。
Claims (1)
- 出力端子と、前記出力端子へ出力すべき情報を保持する
出力バッファと、前記出力バッファの情報を前記出力端
子に出力する出力ドライバと、前記出力ドライバの状態
を駆動状態又はハイインピーダンス状態に設定する入力
端子と、前記出力端子の信号と前記出力バッファの信号
を比較するビットごとの比較器と、前記比較器の出力が
すべて一致を示していることを検出する全一致検出回路
とを有する前記マイクロプロセッサにおいて、前記出力
バッファの情報が有効か無効かを示す信号群と、前記信
号群によって無効とみなされる比較結果をマスクする回
路とを設けたことを特徴とするマイクロプロセッサ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031458A JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
| DE69014665T DE69014665T2 (de) | 1989-02-09 | 1990-02-09 | Mikroprozessor mit verbessertem funktionellen Redundanzüberwachungsmodus. |
| US07/477,051 US5182754A (en) | 1989-02-09 | 1990-02-09 | Microprocessor having improved functional redundancy monitor mode arrangement |
| EP90102566A EP0382234B1 (en) | 1989-02-09 | 1990-02-09 | Microprocessor having improved functional redundancy monitor mode arrangement |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1031458A JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02210545A true JPH02210545A (ja) | 1990-08-21 |
| JPH07117905B2 JPH07117905B2 (ja) | 1995-12-18 |
Family
ID=12331817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1031458A Expired - Lifetime JPH07117905B2 (ja) | 1989-02-09 | 1989-02-09 | マイクロプロセッサ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5182754A (ja) |
| EP (1) | EP0382234B1 (ja) |
| JP (1) | JPH07117905B2 (ja) |
| DE (1) | DE69014665T2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3502216B2 (ja) * | 1995-07-13 | 2004-03-02 | 富士通株式会社 | 情報処理装置 |
| DE10328059A1 (de) * | 2003-06-23 | 2005-01-13 | Robert Bosch Gmbh | Verfahren und Vorrichtung zur Überwachung eines verteilten Systems |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3810119A (en) * | 1971-05-04 | 1974-05-07 | Us Navy | Processor synchronization scheme |
| US4049957A (en) * | 1971-06-23 | 1977-09-20 | Hitachi, Ltd. | Dual computer system |
| FR2182259A5 (ja) * | 1972-04-24 | 1973-12-07 | Cii | |
| GB2019622B (en) * | 1978-04-14 | 1982-04-07 | Lucas Industries Ltd | Digital computing apparatus |
| DE3003291C2 (de) * | 1980-01-30 | 1983-02-24 | Siemens AG, 1000 Berlin und 8000 München | Zweikanalige Datenverarbeitungsanordnung für Eisenbahnsicherungszwecke |
| US4839908A (en) * | 1986-02-03 | 1989-06-13 | Canon Kabushiki Kaisha | Transmission control apparatus |
| JPS6444632A (en) * | 1987-08-13 | 1989-02-17 | Pioneer Electronic Corp | Data controller in rds receiver |
-
1989
- 1989-02-09 JP JP1031458A patent/JPH07117905B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-09 EP EP90102566A patent/EP0382234B1/en not_active Expired - Lifetime
- 1990-02-09 US US07/477,051 patent/US5182754A/en not_active Expired - Lifetime
- 1990-02-09 DE DE69014665T patent/DE69014665T2/de not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE69014665D1 (de) | 1995-01-19 |
| EP0382234A3 (en) | 1991-07-10 |
| JPH07117905B2 (ja) | 1995-12-18 |
| EP0382234A2 (en) | 1990-08-16 |
| EP0382234B1 (en) | 1994-12-07 |
| US5182754A (en) | 1993-01-26 |
| DE69014665T2 (de) | 1995-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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