JPH0354932A - 多重アラーム送出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は通信装置等の各部にかける装置の異常の有無を
監視し、アラーム部へアラームヲ送出する回路に係シ、
特に多重アラーム送出にふ・ける優先処理を実現するた
めの多重アラーム送出回路に関するものである。

〔従来の技術〕

第１のアラーム発生によう第１のアラームの発生直前お
よび発生中に第２のアラームが２次的に発生すると見な
される場合、あるいは障害の重要度の違いによ’）ｊＪ
１のアラームを優先的に処理したい場合は、第１のアラ
ームの発生直前および発生中には第２のアラームの発生
を禁止することがある。

従来、このような優先処理を行うには、アラーム収集を
行うアラーム部に訃いて、アラーム収集後にファームウ
エアによる処理で行っていた。

〔発明が解決しようとする課題〕

上述した従来の処理方法では、チャネル対応に定義され
たアラームに対して処理を行う場合、処理すべきアラー
ムの数が多くなり、ファームウエアの負担が大きくなる
という課題があった。

〔課題を解決するための手段〕

本発明の多重アラーム送出回路は、チャネル対応に定義
されたチャネル番号をもつ第１のアラームが多重化され
た信号とその第１のアラームより送出優先順位が低くチ
ャネル対応に定義されたチャネル番号をもつ第２のアラ
ームが多重化された信号を送出する回路において、アラ
ームＡ（ｉ）（ｉ＝１〜ｎ）を検出して多重化し第１の
シリアルアラーム信号を出力する第１のアラーム検出回
路と、アラームＢ（ｉ）（ｉ＝１〜ｎ）を検出して多重
化し第２のシリアルアラーム信号を出力する第２のアラ
ーム検出回路と、上記第１のアラーム検出回路から出力
される上記第１のシリアルアラーム信号の第１番目のビ
ツ｝Ａ（ｉ）が「１」（アラーム発生）のとき上記第２
のシリアルアラーム信号の第１番目のビットＢ（ｉ）を
ｒＯＪ　（アラーム回復）にクリアするｍ　（　ｍ　：
任意の自然数）個の優先処理回路と、この優先処理回路
の出力信号を入力信号としてｎ（ｎ：任意の自然数）ビ
ットシフトするｍ個のｎビットシフトレジスタとから構
戒されるものである。

〔作　用〕

本発明にかいては、アラーム送出回路にシフトレジスタ
による優先処理回路を設け、第１のアラームの発生直前
トよび発生中に２次的に発生する第２のアラームの発生
′５ｒ．禁止する。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明の一実施例を示すブロック図である。

図において、１はアラームＡ（ｉ）（ｉ＝１”ｎ）を検
出して多重化しシリアルアラーム信号Ａ１０１を出力す
るアラーム検出回路Ａ，２はアラームＢ（ｉ）　（　ｉ
　＝　１〜ｎ）を検出して多重化しシリアルアラーム信
号Ｂ１０２を出力するアラーム検出回路Ｂ１３−１　は
アラーム検出回路Ａ１から出力されるシリアルアラーム
信号Ａ１０１の第１番目のビットＡ（ｉ）が「１」（ア
ラーム発生）のときシリアルアラーム信号Ｂ１０２の第
１番目のビットＢ（ｉ）をｒＯＪ（アラーム回復）にク
リアする優先処理回路、４一１はこの優先処理回路３−
１の出力信号を入力信号としてｎビットシフトするｎビ
ットシフトレジスタである。ここで、優先処理回路３−
１〜３−ｎとｎビットシフトレジスタ４−１〜４−ｎ　
　はｍ個がカスケード接続されている。

１０３はシリアルアラーム信号Ｂを示し、１０４はクロ
ツクパルスを示す。

第２図（ａ）　，　（ｂ＞　ｋよび第３図（ａ）　，　
Ｇ））は第１図の動作説明図で、第２図（ａ）はシリア
ルアラーム信号Ａ１０１　０ビットシーケンスを示した
ものであシ、第２図（ｂ）はシリアルアラーム信号Ｂ１
０２のビットシーケンスを示したものである。そして、
第３図における破線（イ）はこの区間ヤスクされること
を表わすものである。

つぎに第１図に示す実施例の動作を第２図釦よび第３図
を参照して説明する。

１ず、アラーム検出回路Ａ１ではＡ　（ｔ）・・・Ａ（
ＴＩ）のアラームが検出され、時分割多重されてシリア
ルアラーム信号Ａ１０１　として出力される。このシリ
アルアラーム信号Ａ１０１　０ビットシーケンスを第２
図（ａ）に示す。アラーム検出回路Ｂ２ではＢ０）・・
・Ｂ（ｎ）のアラームが検出され、時分割多重されてシ
リアルアラーム信号Ｂ１０２　として出力される。この
シリアルアラーム信号Ｂ１０２のビットシーケンスを第
２図６）に示す。

つぎに、優先処理回路３−１はシリアルアラーム信号Ａ
１０１　とンリアルアラーム信号Ｂ１０２を入力とし、
シリアルアラーム信号Ａ１０１の第１番目のビットＡ（
ｔ）が「１」（アラーム発生）のとき、シリアルアラー
ム信号Ｂ１０２の第１番目のビットＢ（ｉ）を「０」（
アラーム回復）に固定する。

そして、この優先処理回路３−１の出力はｎビットシフ
トレジスタ４−１に入力されて、ｎビットシフトされる
。

ここで、優先処理回路３−１〜３−ｎ　　とｎビットシ
フトレジスタ４−１〜４−ｎはｍ個がカスケードに接続
されてかり、前述の優先処理とｎビットシフトがｍ回繰
シ返される。

以上の動作によう、第３図に示す通シ、各チャネルのア
ラームＡ（ｉ）の発生中および発生の（ｍ−１）フレー
ム前の区間において、アラームＢ　（ｉ）の発生が禁止
される。すなわち、チャネル毎に２次アラームの発生を
禁止する処理が実現される。

〔発明の効果〕

以上説明したように、本発明の多重アラーム送出回路に
よれば、第１のアラームの発生中および直前に２次的に
発生する第２のアラームの発生を多重化レベルでハード
ウエア処理によう禁止することが可能であるため、処理
すべきアラーム数が多い場合にアラーム部のファームウ
エアの負担ヲ減らすことができる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図お
よび第３図は第１図の動作説明図である。 １，２●・●●アラーム検出回路、３−１〜３一ｎ　・
●・●優先処秤回路、４−１〜４−ｎ　　●●●●ｎビ
ットシフトレジスタ。

Claims (1)

【特許請求の範囲】
1. チャネル対応に定義されたチャネル番号をもつ第１のア
   ラームが多重化された信号と該第１のアラームより送出
   優先順位が低くチヤネル対応に定義されたチャネル番号
   をもつ第２のアラームが多重化された信号を送出する回
   路において、アラームＡ（ｉ）（ｉ＝１〜ｎ）を検出し
   て多重化し第１のシリアルアラーム信号を出力する第１
   のアラーム検出回路と、アラームＢ（ｉ）（ｉ＝１〜ｎ
   ）を検出して多重化し第２のシリアルアラーム信号を出
   力する第２のアラーム検出回路と、前記第１のアラーム
   検出回路から出力される前記第１のシリアルアラーム信
   号の第ｉ番目のビットＡ（ｉ）が「１」（アラーム発生
   ）のとき前記第２のシリアルアラーム信号の第１番目の
   ビットＢ（ｉ）を「０」（アラーム回復）にクリアする
   ｍ（ｍ：任意の自然数）個の優先処理回路と、この優先
   処理回路の出力信号を入力信号としてｎ（ｎ：任意の自
   然数）ビットシフトするｍ個のｎビットシフトレジスタ
   とから構成されることを特徴とする多重アラーム送出回
   路。