JPS61260315A

JPS61260315A - 電源制御方式

Info

Publication number: JPS61260315A
Application number: JP60102018A
Authority: JP
Inventors: Chiharu Saito; 斎藤　千春
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1985-05-14
Filing date: 1985-05-14
Publication date: 1986-11-18
Also published as: JPH0456327B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［概　要］マイクロプロセッサ（以下ＭＰＵと略称す）を用いて電
源の投入・切断およびアラームの監視等の制御を行う電
源装置において、ＭＰＵの制御不能のアラームが発生し
たときも、電源投入レジスタをリセットせず、ＭＰＵを
ＨＡＬＴ　（休止）状態とし、ＭＰＵリセット信号の入
力によって、リセット・シーケンスを開始し、電源投入
レジスタの状態を読み出して調べ、電源投入完了状態で
あれば、そのままの状態から、電源投入完了状態でなけ
れば、初期状態から制御するようにしたちので、これに
よりアラーム発生によるシステム・ダウンの機会を減少
させて、電源および負荷を保護することが可能となる。

［産業上の利用分野］本発明は、ＭＰＵを用いて、電源の投入・切断およびア
ラームの監視等の制御を行う電源装置に係わり、さらに
特定すれば、ＭＰＵ制御の電源装置において、メモリの
ソフトエラーのようなＭＰＵが制御不能となったことを
示すアラームの発生時の制御方式に関するものである。

［従来の技術〕最近、情報処理システム用の電源装置において、電源の
投入・切断および監視等の制御をＭＰＵを用いて実行さ
せることが行われるようになってきた。

このようなＭＰＵによる制御を行う電源装置において、
ＭＰＵにおけるパリティ・エラー又はウォッチドッグ・
タイマのアラーム等が発生した場合は、ＭＰＵは制御不
能となったものとして、暴走等の異常動作の発生から保
護してやる必要がある。

第４図は、ＭＰＵＩＩＩＪ御による電源装置の従来例を
示すブロック図である。

Ｍ　Ｐ　Ｕ　（１）は、ＭＰＵリセット信号によってリ
セット・シーケンスを開始し、Ｒ／−制御信号発生回路
（１λ）の発生する続出し制御信号ＲＤにより、ＲＯＭ
　（９）よりデータを読み出し、電源投入レジスタ（Ｆ
Ｆ）　（２）を総てリセットして初期化し、ＲＡＭ１　
（１０）に初期データを書き込む。

Ｍ　Ｐ　Ｕ　（１）は、初期化が終ると、レシーバ回路
（ＲＶＩ）　（８）を通じて電源投入指示、電源切断指
示、および過電流、過電圧、低電圧、温度異常等のアラ
ームを、一定周期ごとに常に読み取っている。

電源投入指示が上がっていれば、こ゛れを読み込み、電
源投入シーケンスのプログラムが走行し、−５，２Ｖ、
　−２Ｖ、　　＋５Ｖ（７）順に、電源投入レジスタ（
ＦＦ）　（２）に“１″をセットする。

“１″をセントされたレジスタから電源投入信号が出さ
れ、第５図のタイムチャートに示すように電源投入シー
ケンスが行われ、電源ユニット（３）（−５，２Ｖ　）
、　（４）（−２Ｖ）　、　（５）（＋５Ｖ）の順に電
源が投入される。

を瀬切断信号が上がると、電源切断シーケンスのプログ
ラムが走行し、電源投入時とは逆の順で、を源投入レジ
スタ（２）の対応ビットをリセットして、電源の切断が
行われる。

ＲＡＭにデータＤＯ−０７を書き込む場合には、データ
ＤＯ〜Ｄ７はドライバ（ＤＶ）（１３）によってＲＡＭ
Ｉ（１０）に書き込み、パリティ発生器（ＣＨＩ）　（
１４）によってパリティ・ビットＤＰを発生し、パリテ
ィ・ビットＤＰはドライバ（ＤＶ）１５によってＲＡＭ
２（１１）に書き込む。

ＲＡＭからデータを読み出す場合は、データＤ。

〜Ｄ７およびパリティ・ビットＤＰは、パリティ検査回
路（ＣＨ２）　（７１）に入り、パリティ検査されて、
もし誤りがあれば、パリティ・エラー・ランチ回路（Ｌ
Ａ）　（７２）をラッチし、パリティ・エラー信号を上
げる。

Ｒ／１１制御信号発生回路（１２）で発生されるメモリ
・書込み制御信号ＷＴは、ウォッチドッグ・タイマ（−
Ｄ？）　（７３）に入れられ、書込み制御信号−丁が予
め設定した時間間隔を過ぎても入力されない場合はアラ
ームを上げる。一定時間ごとに、読出し命令が必ず実行
されるようプログラムされであるので、一定時間間隔を
経過しても書込み制御信号ＷＴが来ないことは動作異常
を示すものである。

上記のパリティ・エラー信号、およびウォッチドッグ・
アラーム信号は、ＯＲゲート（７４）によってＯＲがと
られ、アラーム通知信号として警報に使用されると共に
、Ｍ　Ｐ　Ｕ　（１）をリセットしていた。

［発明が解決しようとする問題点］上記従来の方式によれば、アラームの発生時に、ＭＰＵ
をリセットしていたので、第６図のタイムチャートによ
って示すように、ＭＰＵはリセット・シーケンスを実行
し、電源投入レジスタを初期化してしまうので、電源を
総て切断するものであった。

ＭＰＵは、リセット・シーケンスの実行によって、初期
化の後再び電源投入のシーケンスを行う。

アラームの原因が、メモリのソフト・エラーのような場
合は、アラームは再び発生せず、以後電源投入状態が継
続するが、情報処理システムのシステム・ダウンが行わ
れたことになる。

本発明は、ＭＰＵアラームの発生に際して、上記のよう
な従来方式に比べてシステム・ダウンを減らして、電源
および負荷を保護することのできる電源制御方式を提供
しようとするものである。

［問題点を解決するための手段］第１図は本発明の電源制御方式の原理ブロック図を示す
。

第１図において、（１）はマイクロプロセッサ（ＭＰＵ
）であり、電源ユニット（３）　、　（４）　、　（５
）の電源投入／切断の制御、および過電流、過電圧、低
電圧、温度異常等のアラームの監視を行っている。

（２）は電源投入レジスタであって、各電源ユニット（
３）　、　（４）　、　（５）に対応するビットを持ら
、ＭＰＵ（１）からの各電源ユニットの電源投入／切断
の制御はこのレジスタへのビットのセットによって行う
。

（７）はＭＰＵアラーム回路であって、メモリ読出し信
号におけるパリティ・エラー、およびウォッチドッグ・
タイマのアラーム等、ＭＰＵの制御不能となるアラーム
の発生を検出する回路である。

ＭＰＵアラーム回路（７）の出力であるＭＰＵアラーム
信号は、警報に使用されると共に、ＭＰＵ（１）のＨＡ
ＬＴ端子に入力される。

（６）は電源投入レジスタ（２）の各ビットの状態を、
ＭＰＵが読み出すことのできるようにした手段としての
レシーバ回路でアル。

［作用］第１図において、もしＭＰＵアラーム回路（７）におい
てＭＰＵアラームの発生を検出すると、そのアラーム信
号によって、警報を発すると共に、Ｍ　Ｐ　Ｕ　（１）
を休止（ＨＡＬＴ）状態にする。したかって、電源投入
レジスタ（２）の状態はそのまま保持される。

操作者または他の手段によって、ＭＰＵ（１）およびＭ
ＰＵアラーム回路（７）のアラームのラッチをリセット
するＭＰＵリセット信号を入力すると、Ｍ　Ｐ　Ｕ　（
１）はリセット・シーケンスを開始する。

このとき、Ｍ　Ｐ　Ｕ　（１）は、レシーバ（６）を通
じて、電源投入レジスタ（２）の各ピントの状態を読み
出して、検査する。

検査の結果、電源投入完了状態の場合は、電源投入レジ
スタ（２）はそのままとして、電源投入完了状態から制
御を続行する。

電源投入完了状態でない場合は、電源投入レジスタ（２
）をリセットし、初期状態から電源投入シーケンスを開
始するよう制御する。

［実施例］以下、第２図および第３図に示す実施例により、本発明
の要旨をさらに具体的に説明する。

第２図は、本発明の一実施例のブロック図である。

第２図において、第４図と同一の符号は同一の対象物を
示す。

（６）は電源投入レジスタの各ビットの状態を読み出す
レシーバ（ＲＶ２）であって、レシーバ（ＲＶＩ）（８
）と同一の構造を持つ。

第４図の従来例と異なる第１の点は、ＭＰＵアラームに
よって、電源投入レジスタ（２）をリセットすることな
く、ＭＰＵを休止状態とすることである。

第２の点は、Ｍ　Ｐ　Ｕ　（１）はリセット信号によっ
てリセットされた後、直ちにレシーバ（６）を通じて電
源投入レジスタ（２）の各ビットの状態を読み出して、
検査し、その結果、電源投入完了状態ならば、電源投入
完了状態から制御を続行し、電源投入未完状態であれば
、初期状態に戻し、初期状態から制御を行うことである
。

第３図は、本実施例において、ＭＰＵアラームとなった
ときのタイムチャートを示す。

図に示すように、アラーム発生時に電源投入完子状態で
あれば、電源を切断することなく、電源投入完了状態か
ら制御を続行する。

［発明の効果］以上説明のように本発明によれば、ＭＰＵの制御不能の
アラームの発生に際しても、システム・ダウンの機会を
減少させて、電源および負荷を保護することが可能とな
り、その実用上の効果は大である。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実施例のブロック図、第３図は本発明
の実施例のタイムチャート、第４図は従来例のブロック
図、第５図、第６図は従来例のタイムチャートである。図面において、ｌはＭＰＵ、　　　　　　　　２は電源投入レジスタ、
３．４．５は電源ユニット、６．８はレシーバ、１３、１５はドライバ、　　１４はパリティ発生器、１
６は双方向バッファ、　７１はパリティ検査回路、７２
はパリティ・エラー・ラッチ回路、７３はウォッチドッ
グ・タイマ、７４はＯＲゲート、をそれぞれ示す。

Claims

【特許請求の範囲】マイクロプロセッサ（１）を用いて複数の電源ユニット
の投入・切断およびアラームの監視等の制御を行う電源
装置において、電源投入レジスタ（２）の状態を読み出す手段（６）を
備え、前記マイクロプロセッサ（１）の制御不能のアラーム（
７′）が発生したとき、該アラーム信号により、該電源投入レジスタ（２）をリ
セットすることなく、該マイクロプロセッサ（１）を休
止状態とし、該マイクロプロセッサ（１）、および前記アラーム（７
′）のラッチをリセットするリセット信号の入力により
、該マイクロプロセッサ（１）がリセットシーケンスを
開始したとき、前記電源投入レジスタ（２）の状態を読み出して、検査
し、電源投入完了状態の場合は、該電源投入レジスタ（２）
はそのままとして、電源投入完了状態から制御を続行し
、電源投入完了状態でないときは、電源投入レジスタ（２
）を初期状態から制御するよう構成したことを特徴とす
る電源制御方式。