JPS61250704A - 入力回路方式 - Google Patents
入力回路方式Info
- Publication number
- JPS61250704A JPS61250704A JP60092759A JP9275985A JPS61250704A JP S61250704 A JPS61250704 A JP S61250704A JP 60092759 A JP60092759 A JP 60092759A JP 9275985 A JP9275985 A JP 9275985A JP S61250704 A JPS61250704 A JP S61250704A
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- Japan
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- circuit
- output
- circuits
- input
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- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
接点信号を電圧信号に変換する入力回路においては、接
点と電流制限用抵抗との電源、接地間における接続方法
によって、接点のオン／オフに対応する電圧信号出力の
極性の変化が異なるので、出力電圧信号レベルと電圧信
号出力端子に接続される電流制限抵抗の他端の電圧レベ
ルとの不一致を検出して出力を発生することによって、
前述の接続方法のいかんに拘らず、接点のオン／オフに
応じて同一極性の変化をする電圧信号出力を得ることが
できる。しかしながら、このような回路を多数使用する
場合には、不一致検出回路の数が増大する。
点と電流制限用抵抗との電源、接地間における接続方法
によって、接点のオン／オフに対応する電圧信号出力の
極性の変化が異なるので、出力電圧信号レベルと電圧信
号出力端子に接続される電流制限抵抗の他端の電圧レベ
ルとの不一致を検出して出力を発生することによって、
前述の接続方法のいかんに拘らず、接点のオン／オフに
応じて同一極性の変化をする電圧信号出力を得ることが
できる。しかしながら、このような回路を多数使用する
場合には、不一致検出回路の数が増大する。
本発明の方式では、多数の入力回路を分割した１つのグ
ループに対応して不一致検出回路を設け、各グループの
入力回路の電圧信号出力を切シ替えて不一致検出回路に
加えるようにすることによって、回路規模を縮小し回路
部品数を減少させるようにしている。
ループに対応して不一致検出回路を設け、各グループの
入力回路の電圧信号出力を切シ替えて不一致検出回路に
加えるようにすることによって、回路規模を縮小し回路
部品数を減少させるようにしている。
本発明は制御対象からのインタフェース信号を電圧信号
に変換するための回路方式に係シ、特に接点信号または
これと等価な信号からなるインタフェース信号を電圧信
号に変換するための入力回路方式に関するものである。
に変換するための回路方式に係シ、特に接点信号または
これと等価な信号からなるインタフェース信号を電圧信
号に変換するための入力回路方式に関するものである。
一般に数値制御装置（ＮＧ）やプログラマブルコントロ
ーラＣＰＣ）においては、工作機械等の制御対象との間
のインク７工−ス信号として、内部制御ロジックの信号
とは異なる信号が用いられておシ、そのためこれらの装
置にはインタフェース信号を内部制御ロジックの信号に
変換するための入力回路が必要になる。
ーラＣＰＣ）においては、工作機械等の制御対象との間
のインク７工−ス信号として、内部制御ロジックの信号
とは異なる信号が用いられておシ、そのためこれらの装
置にはインタフェース信号を内部制御ロジックの信号に
変換するための入力回路が必要になる。
このような、入力回路においては、インタフェース信号
が接点信号である場合、接点信号発生回路の構成のいか
んに拘らず接点のオン／オフに対して同一極性の電圧信
号の変化を生じることが必要であるとともに、接点信号
発生回路が多数ある場合にも、なるべくその構成が簡単
であることが要望されている。
が接点信号である場合、接点信号発生回路の構成のいか
んに拘らず接点のオン／オフに対して同一極性の電圧信
号の変化を生じることが必要であるとともに、接点信号
発生回路が多数ある場合にも、なるべくその構成が簡単
であることが要望されている。
第３図は従来の入力回路を示したものであって、接点信
号を電圧信号に変換する変換回路における接続方法によ
って２種類の場合があシ、（８）は変換回路１の接地側
端子■と入力端子■の間に接点２を接続する場合を示し
、（６）は変換回路１の電源側端子■と入力端子■の間
に接点２を接続する場合を示している。
号を電圧信号に変換する変換回路における接続方法によ
って２種類の場合があシ、（８）は変換回路１の接地側
端子■と入力端子■の間に接点２を接続する場合を示し
、（６）は変換回路１の電源側端子■と入力端子■の間
に接点２を接続する場合を示している。
第３図（ａ）において、接点２のオン／オフの変化に応
じて抵抗３に接続された端子■にはローレベルまたはハ
イレベルの出力を生じる。この出力はフィルタ回路４を
経てコンパレータ５に入力され基準電圧Ｖｒｄと比較さ
れるととＫよって、接点２のオン／オフに対応してノ〜
イレペルまたはローレベルの出力を生じる。一方、抵抗
３の他端が接続された端子■の電圧レベルを検出する電
圧レベル検出回路６の出力は常にローレベルである。排
他的論理和回路７は、コンパレータ５の出力と電圧レベ
ル検出回路６の出力との不一致を検出することによって
、接点２のオン／オフに応じてハイレベルまたはローレ
ベルの電圧信号出力を発生する。
じて抵抗３に接続された端子■にはローレベルまたはハ
イレベルの出力を生じる。この出力はフィルタ回路４を
経てコンパレータ５に入力され基準電圧Ｖｒｄと比較さ
れるととＫよって、接点２のオン／オフに対応してノ〜
イレペルまたはローレベルの出力を生じる。一方、抵抗
３の他端が接続された端子■の電圧レベルを検出する電
圧レベル検出回路６の出力は常にローレベルである。排
他的論理和回路７は、コンパレータ５の出力と電圧レベ
ル検出回路６の出力との不一致を検出することによって
、接点２のオン／オフに応じてハイレベルまたはローレ
ベルの電圧信号出力を発生する。
すなわちこの場合の電圧信号出力は、コンパレータ５の
電圧出力レベルに対して非反転の関係にある。
電圧出力レベルに対して非反転の関係にある。
第３図（６）においては、接点２のオン／オフの変化に
応じて生じる端子■およびコンパレータ５の出力レベル
、および電圧レベル検出回路６の出力レベルはいずれも
第３図（Ｇ）の場合に比べて逆の関係となシ、従って排
他的論理和回路７の電圧信号出力は接点２０オン／オフ
に対応してノ・イレベルまたはローレベルとなるうすな
わちこの場合の電圧信号出力は、コンパレータ５の電圧
出力レベルを反転したものとなる。
応じて生じる端子■およびコンパレータ５の出力レベル
、および電圧レベル検出回路６の出力レベルはいずれも
第３図（Ｇ）の場合に比べて逆の関係となシ、従って排
他的論理和回路７の電圧信号出力は接点２０オン／オフ
に対応してノ・イレベルまたはローレベルとなるうすな
わちこの場合の電圧信号出力は、コンパレータ５の電圧
出力レベルを反転したものとなる。
入力端子■に接続された接点２の他端を接地端子■に接
続するか、電源端子■に接続するかは、一般に安全規格
や工作機械側接点の都合等によって定められるが、第３
図の回路によればいずれの接続方法によった場合も、接
点２０オン／オフの変化に伴って電圧信号出力の同じ極
性の変化が得られる。なお第３図に示された入力回路に
ついては、本出願人による特願昭６０− 号にお
いて詳細に説明されている。
続するか、電源端子■に接続するかは、一般に安全規格
や工作機械側接点の都合等によって定められるが、第３
図の回路によればいずれの接続方法によった場合も、接
点２０オン／オフの変化に伴って電圧信号出力の同じ極
性の変化が得られる。なお第３図に示された入力回路に
ついては、本出願人による特願昭６０− 号にお
いて詳細に説明されている。
第３図に示された入力回路は、各インタフェース信号ご
とく電圧レベル検出回路と排他的論理和回路とを必要と
し、従ってインタフェース信号の数が多い場合には回路
規模が大きくなシ、小形化が妨げられるとともに経済的
でないという問題がある。
とく電圧レベル検出回路と排他的論理和回路とを必要と
し、従ってインタフェース信号の数が多い場合には回路
規模が大きくなシ、小形化が妨げられるとともに経済的
でないという問題がある。
本発明の入力回路方式においては、上述の問題点を解決
するため、第１図に示す原理的構成を具えている。すな
わち第３図に示されたと同じ入力回路１０をそれぞれ複
数個具え変換回路における接点の接続方法を異にするグ
ループ１０１−１．１０１−２に対し、それぞれの電圧
レベル検出回路の出力をオン／オフする複数個のゲート
回路からなるグループ１０２−＋ １０２−２を設けて
いずれか一方のグループのゲート回路を選択的にオンに
するとともに、各入力回路グループにおける共通に接続
された第２の端子の電圧レベルを検出する電圧レベル検
出回路１０３−１１０３−２を設けてその出力をマルチ
プレクサ１０４を経てゲート回路グループ１０２−ｔ
、１０２−２の選択に対応して選択し、これを選択され
たゲート回路の出力をそれぞれの一方の入力に加えられ
ている。複数個の不一致検出回路１０５のそれぞれの他
方の入力に共通に加えることによって、各不一致検出回
路の出力に所望の電圧信号出力を得る。
するため、第１図に示す原理的構成を具えている。すな
わち第３図に示されたと同じ入力回路１０をそれぞれ複
数個具え変換回路における接点の接続方法を異にするグ
ループ１０１−１．１０１−２に対し、それぞれの電圧
レベル検出回路の出力をオン／オフする複数個のゲート
回路からなるグループ１０２−＋ １０２−２を設けて
いずれか一方のグループのゲート回路を選択的にオンに
するとともに、各入力回路グループにおける共通に接続
された第２の端子の電圧レベルを検出する電圧レベル検
出回路１０３−１１０３−２を設けてその出力をマルチ
プレクサ１０４を経てゲート回路グループ１０２−ｔ
、１０２−２の選択に対応して選択し、これを選択され
たゲート回路の出力をそれぞれの一方の入力に加えられ
ている。複数個の不一致検出回路１０５のそれぞれの他
方の入力に共通に加えることによって、各不一致検出回
路の出力に所望の電圧信号出力を得る。
本発明の入力回路方式では、変換回路における接点の接
続方法が異なり、従って接点のオン／オフに伴う各入力
回路グループ１０１−ｓ 、１０１−２の電圧信号出力
の極性の変化が逆になる場合でも、ゲート回路グループ
１０２−＋ １０２−ｚによって選択された出力を、こ
の選択に対応して選択された電圧レベル検出回路１０３
−１，１０３−ｔの出力に応じて、不一致検出回路グル
ープ１０５によって反転または非反転させて電圧信号出
力を得るようにしているので、変換回路における接続方
法のいかんに拘らず、接点のオン／オフに伴って電圧信
号出力の同じ極性の変化を得ることができる。
続方法が異なり、従って接点のオン／オフに伴う各入力
回路グループ１０１−ｓ 、１０１−２の電圧信号出力
の極性の変化が逆になる場合でも、ゲート回路グループ
１０２−＋ １０２−ｚによって選択された出力を、こ
の選択に対応して選択された電圧レベル検出回路１０３
−１，１０３−ｔの出力に応じて、不一致検出回路グル
ープ１０５によって反転または非反転させて電圧信号出
力を得るようにしているので、変換回路における接続方
法のいかんに拘らず、接点のオン／オフに伴って電圧信
号出力の同じ極性の変化を得ることができる。
第２図は本発明の入力回路方式の一実施例の構成を示し
たものであって、１０−１〜１０−ａ、１０−ｓ〜１０
−８はそれぞれ第３図に示された入力回路１０と同じ４
個の入力回路からなる入力回路グループであって、入力
回路１０−１〜１０−４においては、変換回路１におけ
る接地側端子■が共通であシ、接点２が端子■、■間に
接続され端子■、■間は短絡されている。また入力回路
１０−５〜１０−ａにおいては電源側端子■が共通であ
シ、接点２が端子■、■間に接続され端子■、■間は短
絡されている。各入力回路１０−１〜１０−４．１０−
ｓ〜１０−８の出力にそれぞれ対応して、ゲート回路１
１−１〜１１−４．１１−！ｌ〜１１−８が設けられて
いるとともに、各入力回路１０−１〜１０−ａ。
たものであって、１０−１〜１０−ａ、１０−ｓ〜１０
−８はそれぞれ第３図に示された入力回路１０と同じ４
個の入力回路からなる入力回路グループであって、入力
回路１０−１〜１０−４においては、変換回路１におけ
る接地側端子■が共通であシ、接点２が端子■、■間に
接続され端子■、■間は短絡されている。また入力回路
１０−５〜１０−ａにおいては電源側端子■が共通であ
シ、接点２が端子■、■間に接続され端子■、■間は短
絡されている。各入力回路１０−１〜１０−４．１０−
ｓ〜１０−８の出力にそれぞれ対応して、ゲート回路１
１−１〜１１−４．１１−！ｌ〜１１−８が設けられて
いるとともに、各入力回路１０−１〜１０−ａ。
ルチプレクサ１３によって電音に１回路１２−１．１２
−２の信号を選択して出力する。入力回路１０−１〜１
０−４゜１０−５〜１０−８はそれぞれの対応する出力
が並列に接利回路の他方の入力にはマルチプレクサ１３
で選択された出力が共通に加えられるようになっている
。
−２の信号を選択して出力する。入力回路１０−１〜１
０−４゜１０−５〜１０−８はそれぞれの対応する出力
が並列に接利回路の他方の入力にはマルチプレクサ１３
で選択された出力が共通に加えられるようになっている
。
いま入力回路グループの一方、例えば１０−１〜１０−
４ から接点信号を変換した電圧信号出力を取り出そ
うとするときは、アドレス信号に応じてマルチプレクサ
１３において電圧レベル検出回路１２−１の出力を選択
するとともに、同じアドレス信号によってデコーダ１４
を介してゲート回路１１−１〜１１−４ をオンにす
る。
４ から接点信号を変換した電圧信号出力を取り出そ
うとするときは、アドレス信号に応じてマルチプレクサ
１３において電圧レベル検出回路１２−１の出力を選択
するとともに、同じアドレス信号によってデコーダ１４
を介してゲート回路１１−１〜１１−４ をオンにす
る。
これによって排他的論理和回路１５−１〜１５−４には
、入力回路１０−１〜１０−４の電圧出力と、電圧レベ
ル検出回路１２−１の出力とが加えられるが、入力回路
１０−１〜１０−４は第３図（ａ）について説明したと
同様にして、接点２０オン／オフの変化に応じてハイレ
ベルまたはローレベルの出力を生じ、電圧レベル検出回
路１２−１は常にローレベルの出力を生じるので、排他
的論理和回路１５−１〜１５−４は両入力の不一致を検
出することによって、接点２のオン／オフに応シテハイ
レペルマタハローレベルの電圧信号出力を発生する。
、入力回路１０−１〜１０−４の電圧出力と、電圧レベ
ル検出回路１２−１の出力とが加えられるが、入力回路
１０−１〜１０−４は第３図（ａ）について説明したと
同様にして、接点２０オン／オフの変化に応じてハイレ
ベルまたはローレベルの出力を生じ、電圧レベル検出回
路１２−１は常にローレベルの出力を生じるので、排他
的論理和回路１５−１〜１５−４は両入力の不一致を検
出することによって、接点２のオン／オフに応シテハイ
レペルマタハローレベルの電圧信号出力を発生する。
また入力回路グループ１０−ｓ〜１０−６から接点信号
を変換した電圧信号出力を取り出そうとするときは、同
様にアドレス信号によってマルチプレクサ１５において
電圧レベル検出回路１２−２の出力を選択するとともに
、デコーダ１４を介してゲート回路１１−ｓ〜１１−８
をオンにする。
を変換した電圧信号出力を取り出そうとするときは、同
様にアドレス信号によってマルチプレクサ１５において
電圧レベル検出回路１２−２の出力を選択するとともに
、デコーダ１４を介してゲート回路１１−ｓ〜１１−８
をオンにする。
これによって、排他的論理和回路１５−１〜１５−４に
は、入力回路１０−５〜１０−８の電圧出力と、電圧レ
ベル検出回路１２−２ の出力とが加えられるが、入力
回路１０−５〜１０−８は第３図（６）Ｉｃついて説明
したように、接点２のオン／オフの変化に応じてローレ
ベルまたはハイレベルの出力を生じ、電圧レベル検出回
路１２−２は常にハイレベルの出力を生じるので、排他
的論理和回路１５−１〜１５−４は接点２０オン／オフ
に応じてハイレベルまたはローレベルの電圧信号出力を
発生する。
は、入力回路１０−５〜１０−８の電圧出力と、電圧レ
ベル検出回路１２−２ の出力とが加えられるが、入力
回路１０−５〜１０−８は第３図（６）Ｉｃついて説明
したように、接点２のオン／オフの変化に応じてローレ
ベルまたはハイレベルの出力を生じ、電圧レベル検出回
路１２−２は常にハイレベルの出力を生じるので、排他
的論理和回路１５−１〜１５−４は接点２０オン／オフ
に応じてハイレベルまたはローレベルの電圧信号出力を
発生する。
このように本発明の入力回路方式では、変換回路におけ
る接続方法によって異なる極性を有する入力回路からの
出力を、不一致検出回路によって反転しまたは非反転す
ることによって、接点のオン／オフに応じて同じ極性の
変化を生じる電圧信グループの例について説明したが、
本発明の入力回路方式はもつと入力信号数が多い場合に
、よシ効果的となる。例えば入力信号数が６４信号の場
で構成することによシ、電ＥｌｔｌｔＢ回路（１２−＋
〜）を見に減らすことが出来る。
る接続方法によって異なる極性を有する入力回路からの
出力を、不一致検出回路によって反転しまたは非反転す
ることによって、接点のオン／オフに応じて同じ極性の
変化を生じる電圧信グループの例について説明したが、
本発明の入力回路方式はもつと入力信号数が多い場合に
、よシ効果的となる。例えば入力信号数が６４信号の場
で構成することによシ、電ＥｌｔｌｔＢ回路（１２−＋
〜）を見に減らすことが出来る。
以上説明したように本発明の入力回路方式によれば、電
源または接地に一端を接続された抵抗と、この抵抗の他
端と接地間または電源間に接続された接点と、この接点
と抵抗の接続点の電圧レベルを検出する電圧レベル検出
回路とを具えて、接点のオン／オフに応じて接続方法に
よって異なる電圧信号出力の極性の変化を生じる入力回
路を多数具えた系において、接続方法のいかんに拘らず
接点のオン／オフに応じて同じ電圧信号出力の極性の変
化を生じるようＫすることができるとともに各入力回路
グループの出力を選択的に不一致検出回路に加え、かつ
抵抗の他端の電圧を検出する電圧レベル検出回路を各入
力回路グループごとに共通に設けてその出力によって不
一致検出回路出力を反転しまたは非反転させるようにし
たので、回路構成が簡潔になシ使用部品数が削減されて
、経済的にも有利である。
源または接地に一端を接続された抵抗と、この抵抗の他
端と接地間または電源間に接続された接点と、この接点
と抵抗の接続点の電圧レベルを検出する電圧レベル検出
回路とを具えて、接点のオン／オフに応じて接続方法に
よって異なる電圧信号出力の極性の変化を生じる入力回
路を多数具えた系において、接続方法のいかんに拘らず
接点のオン／オフに応じて同じ電圧信号出力の極性の変
化を生じるようＫすることができるとともに各入力回路
グループの出力を選択的に不一致検出回路に加え、かつ
抵抗の他端の電圧を検出する電圧レベル検出回路を各入
力回路グループごとに共通に設けてその出力によって不
一致検出回路出力を反転しまたは非反転させるようにし
たので、回路構成が簡潔になシ使用部品数が削減されて
、経済的にも有利である。
第１図は本発明方式の原理的構成を示す図、第２図は本
発明方式の一実施例の構成を示す図、第３図は従来の入
力回路の構成を示す図である。 １・・・変換回路、 ２・・・接点、 ３・・・抵抗、 ４・・・フィルタ回路、 ５・・・コンパレータ、 ６、１２−＊、 １２−ｔ・・・電圧レベル検出回路、
７、１５−ｔ〜１５−４・・・排他的論理和回路、１０
．１０−＋〜１０−ａ ・・・入力回路、１１−１〜
Ｎ −ｓ ＝・ゲート回路、１５・・・マルチプレク
サ、 １４・・・デコーダ。 特許出願人 ファナック株式会社 代理人 弁理士玉蟲久五部（外２名） １０５ ・・−複数個の不−蚊検出回路本発明の
原Ｊｌ１曲構成を示す図 第 １ 図
発明方式の一実施例の構成を示す図、第３図は従来の入
力回路の構成を示す図である。 １・・・変換回路、 ２・・・接点、 ３・・・抵抗、 ４・・・フィルタ回路、 ５・・・コンパレータ、 ６、１２−＊、 １２−ｔ・・・電圧レベル検出回路、
７、１５−ｔ〜１５−４・・・排他的論理和回路、１０
．１０−＋〜１０−ａ ・・・入力回路、１１−１〜
Ｎ −ｓ ＝・ゲート回路、１５・・・マルチプレク
サ、 １４・・・デコーダ。 特許出願人 ファナック株式会社 代理人 弁理士玉蟲久五部（外２名） １０５ ・・−複数個の不−蚊検出回路本発明の
原Ｊｌ１曲構成を示す図 第 １ 図
Claims (1)
- 【特許請求の範囲】 抵抗を介して互に接続された第１、第２の端子と、該第
２の端子の電圧レベルを検出する電圧レベル検出回路と
を有する複数の入力回路と、電源に接続された第３の端
子と、接地された第４の端子を具え、これら入力回路を
複数のグループに分割し、各グループ内では、前記第１
の端子を共通に接続してなる回路において、 該各電圧レベル検出回路の出力をオン／オフする複数個
のゲート回路と、 前記各グループの共通に接続された第１の端子の電圧レ
ベルを検出する電圧レベル検出手段と、該各電圧レベル
検出手段の出力を選択するマルチプレクサと、 前記各グループの各ゲート回路の出力を並列にそれぞれ
の一方の入力に順次接続され、それぞれの他方の入力に
、前記マルチプレクサの出力を共通に接続されて、両入
力の不一致を検出してそれぞれ出力を発生する複数個の
不一致検出手段、 とを具えてなることを特徴とする入力回路方式。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092759A JPS61250704A (ja) | 1985-04-30 | 1985-04-30 | 入力回路方式 |
| DE8686902512T DE3680176D1 (de) | 1985-04-26 | 1986-04-25 | Schaltung zur detektion des eingangszustandes. |
| PCT/JP1986/000210 WO1986006566A1 (en) | 1985-04-26 | 1986-04-25 | Input circuit |
| US07/012,670 US4761566A (en) | 1985-04-26 | 1986-04-25 | Input circuit for converting contact signal into a voltage signal |
| KR1019860700925A KR900001808B1 (ko) | 1985-04-26 | 1986-04-25 | 입력회로 |
| EP86902512A EP0220326B1 (en) | 1985-04-26 | 1986-04-25 | Input state detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60092759A JPS61250704A (ja) | 1985-04-30 | 1985-04-30 | 入力回路方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61250704A true JPS61250704A (ja) | 1986-11-07 |
| JPH0330165B2 JPH0330165B2 (ja) | 1991-04-26 |
Family
ID=14063354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60092759A Granted JPS61250704A (ja) | 1985-04-26 | 1985-04-30 | 入力回路方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61250704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380602U (ja) * | 1986-11-14 | 1988-05-27 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56148704U (ja) * | 1980-04-03 | 1981-11-09 | ||
| JPS56145404A (en) * | 1980-03-19 | 1981-11-12 | Omron Tateisi Electronics Co | Input circuit of sequence controller |
-
1985
- 1985-04-30 JP JP60092759A patent/JPS61250704A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56145404A (en) * | 1980-03-19 | 1981-11-12 | Omron Tateisi Electronics Co | Input circuit of sequence controller |
| JPS56148704U (ja) * | 1980-04-03 | 1981-11-09 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6380602U (ja) * | 1986-11-14 | 1988-05-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0330165B2 (ja) | 1991-04-26 |
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