JPS6124100A - メモリｉｃチツプ - Google Patents
メモリｉｃチツプInfo
- Publication number
- JPS6124100A JPS6124100A JP14539484A JP14539484A JPS6124100A JP S6124100 A JPS6124100 A JP S6124100A JP 14539484 A JP14539484 A JP 14539484A JP 14539484 A JP14539484 A JP 14539484A JP S6124100 A JPS6124100 A JP S6124100A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- address signal
- conversion circuit
- decoder
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、メモリＩＣの回路に関する。
メモリＩＣの構成は一般に第４図に示すように、大きく
分けてアドレスデコーダ部１ａ＋１ｂｓ出力バツファ部
２およびメモリセル部３とからなっている。このメモリ
Ｉ Ｃの情報を書込んだシ読出したシする場合は、外部
アドレスビンよりアドレス情報を与え、それをアドレス
デコーダ部で解読し、メモリセル部３の注目セルをアク
セスすることによって達成される。この時、外部アドレ
スで指定するアドレスはチップ内部の物理的アドレスに
は必ずしも一致していない。例えば、外部アドレスピン
で０番地をアクセスしたつもシでも、１０一番地をアク
セスしているかもしれない。これはメモリＩＣ製造メー
カの製造上の都合によるものであシ、各社まちまちにな
っている（例えば、ＭＯＴＯＲＯＬＡ社 ＭＩｉＭＯＲ
Ｙ ＤＡＴＡ ＭＡＮＵＡＬ ８２年度版２−８８ペー
ジを参照）・ 〔発明が解決しようとする問題点〕 しかしながら、これら従来のメモリＩＣでは、一般に外
部アドレスとチップ内部アドレスが一致しないために、
評価する上で重大な問題となっている。例えばメモリセ
ルの隣接セル干渉をみるために、メモリセルマトリクス
が市松模様になるテストパターンが考えられている。こ
れを４×４のメモリＩＣに適用した場合、外部アドレス
と内部アドレスに差がないと考えるなら、第５図の如く
、期待通シのパターンが描かれる。しかし実際は、アド
レスの機能が入れ換え（例えばＡＯ→Ａｌ、Ａ２ｅＡ３
）られているとすると、第６図の様なパターンが描かれ
ることになシ、隣接セル干渉を検査する効果はなくなっ
てしまう。この様に従来のメモリＩＣでは、その機能を
調べたり不良モードを解析することが十分できなかった
。
分けてアドレスデコーダ部１ａ＋１ｂｓ出力バツファ部
２およびメモリセル部３とからなっている。このメモリ
Ｉ Ｃの情報を書込んだシ読出したシする場合は、外部
アドレスビンよりアドレス情報を与え、それをアドレス
デコーダ部で解読し、メモリセル部３の注目セルをアク
セスすることによって達成される。この時、外部アドレ
スで指定するアドレスはチップ内部の物理的アドレスに
は必ずしも一致していない。例えば、外部アドレスピン
で０番地をアクセスしたつもシでも、１０一番地をアク
セスしているかもしれない。これはメモリＩＣ製造メー
カの製造上の都合によるものであシ、各社まちまちにな
っている（例えば、ＭＯＴＯＲＯＬＡ社 ＭＩｉＭＯＲ
Ｙ ＤＡＴＡ ＭＡＮＵＡＬ ８２年度版２−８８ペー
ジを参照）・ 〔発明が解決しようとする問題点〕 しかしながら、これら従来のメモリＩＣでは、一般に外
部アドレスとチップ内部アドレスが一致しないために、
評価する上で重大な問題となっている。例えばメモリセ
ルの隣接セル干渉をみるために、メモリセルマトリクス
が市松模様になるテストパターンが考えられている。こ
れを４×４のメモリＩＣに適用した場合、外部アドレス
と内部アドレスに差がないと考えるなら、第５図の如く
、期待通シのパターンが描かれる。しかし実際は、アド
レスの機能が入れ換え（例えばＡＯ→Ａｌ、Ａ２ｅＡ３
）られているとすると、第６図の様なパターンが描かれ
ることになシ、隣接セル干渉を検査する効果はなくなっ
てしまう。この様に従来のメモリＩＣでは、その機能を
調べたり不良モードを解析することが十分できなかった
。
本発明の目的は、メモリＩＣチップの中に、外部アドレ
ス情報を内部物理的メモリセル配列に合わせたアドレス
情報に変換する回路を内蔵させて、メモＩＪ Ｉ Ｃ試
験時には上記変換回路を通してアドレスが与えられる事
により、物理的なメモリマトリクスを意識した不良検出
能力の高いメモリＩＣチップを提供することにある。
ス情報を内部物理的メモリセル配列に合わせたアドレス
情報に変換する回路を内蔵させて、メモＩＪ Ｉ Ｃ試
験時には上記変換回路を通してアドレスが与えられる事
により、物理的なメモリマトリクスを意識した不良検出
能力の高いメモリＩＣチップを提供することにある。
本発明は複数のアドレス入力ラインと、これらのアドレ
ス入力ラインを２系統のいずれかに選べる様にしたセレ
クタＩＯと、外部アドレス信号を物理的なメモリマトリ
クスに一致させた信号に変換する変換回路ｌＯと、デコ
ーダｌｌａと、メモリマトリクス１３からなるメモリＩ
Ｃにおいて、前記２系統のアドレス入力ラインの一方を
直接デコーダに接続し、他方を前記変換回路１０の入力
ラインに接続し、前記変換回路１０の出力ラインを前記
デコーダに接続したものである。
ス入力ラインを２系統のいずれかに選べる様にしたセレ
クタＩＯと、外部アドレス信号を物理的なメモリマトリ
クスに一致させた信号に変換する変換回路ｌＯと、デコ
ーダｌｌａと、メモリマトリクス１３からなるメモリＩ
Ｃにおいて、前記２系統のアドレス入力ラインの一方を
直接デコーダに接続し、他方を前記変換回路１０の入力
ラインに接続し、前記変換回路１０の出力ラインを前記
デコーダに接続したものである。
メモリＩＣのアドレス入力ラインを２系統にし、一方を
直接デコーダに、他方を変換回路を通してデコーダにそ
れぞれ入力させ、メモリＩＣの試験時の不良検出効果を
発揮させる。
直接デコーダに、他方を変換回路を通してデコーダにそ
れぞれ入力させ、メモリＩＣの試験時の不良検出効果を
発揮させる。
次に本発明について図面を参照して詳細に説明する。
第１図は本発明の第１の実施例である。本図において、
Ｃ８＋ ’ＩＶｆＤ＋ ＤＩＮＩ Ｄｏｕｔ＋ ＳＳは
それぞれメモリチップイネーブル端子、ライトイネーブ
ル端子、書込データ入力端子、データ出力端子、セレク
タスイッチを表している。またロウアドレス入力端子か
らのアドレス線は、セレクタｌＯを介して２系統に分か
れ、一方は直接ロウデコーダｌｌａにつながシ、もう一
方はアドレス変換回路１２を通してロウデコーダｌｌａ
につながっている。第２図、第３図にはアドレス変換回
路１２の例を示す。１３はメモリセルマトリクス、ｌｌ
ｂはカラムデコーダである。
Ｃ８＋ ’ＩＶｆＤ＋ ＤＩＮＩ Ｄｏｕｔ＋ ＳＳは
それぞれメモリチップイネーブル端子、ライトイネーブ
ル端子、書込データ入力端子、データ出力端子、セレク
タスイッチを表している。またロウアドレス入力端子か
らのアドレス線は、セレクタｌＯを介して２系統に分か
れ、一方は直接ロウデコーダｌｌａにつながシ、もう一
方はアドレス変換回路１２を通してロウデコーダｌｌａ
につながっている。第２図、第３図にはアドレス変換回
路１２の例を示す。１３はメモリセルマトリクス、ｌｌ
ｂはカラムデコーダである。
第２図の場合は単純なアドレス端子の入れ換えで物理的
メモリマトリクス通シにアドレス信号が与えられる場合
である。第３図はより一般的な場合であり、ロウアドレ
スが如何なる順序であっても物理的メモリマトリクスに
対応づけが可能な変換回路である。普通は第３図の様な
回路が必要なメモリＩＣは稀であろうから、適当な論理
ゲートの組合せで変換回路を作ることができる。
メモリマトリクス通シにアドレス信号が与えられる場合
である。第３図はより一般的な場合であり、ロウアドレ
スが如何なる順序であっても物理的メモリマトリクスに
対応づけが可能な変換回路である。普通は第３図の様な
回路が必要なメモリＩＣは稀であろうから、適当な論理
ゲートの組合せで変換回路を作ることができる。
第１図のメモリ回路の動作は、まず通常のメモリ動作（
読出し、書込み動作）においては、セレクタスイッチＳ
Ｓをアドレス入力ラインの系統１にアドレス信号が流れ
るように切着えておく・こうすることによって、通常の
メモリ動作が可能となる。即ち、読み出し時はロウ、カ
ラムアドレス端子にアドレス信号を与え、面をイネーブ
ル（Ｌｏｗ ）、Ｗｌをディセーブル（Ｈｉｇｈ）にす
ることにより、指定されたアドレスの情報がＤｏｕｔ端
子に現れる。また書込み時はロウ、カラムアドレス端子
にアドレス信号を与え、百をイネーブル（Ｌｏｗ ）、
口をイネーブル（Ｌｏｗ ）、ＤＩＮ端子に書込みデー
タ情報を与える事によって達成される。
読出し、書込み動作）においては、セレクタスイッチＳ
Ｓをアドレス入力ラインの系統１にアドレス信号が流れ
るように切着えておく・こうすることによって、通常の
メモリ動作が可能となる。即ち、読み出し時はロウ、カ
ラムアドレス端子にアドレス信号を与え、面をイネーブ
ル（Ｌｏｗ ）、Ｗｌをディセーブル（Ｈｉｇｈ）にす
ることにより、指定されたアドレスの情報がＤｏｕｔ端
子に現れる。また書込み時はロウ、カラムアドレス端子
にアドレス信号を与え、百をイネーブル（Ｌｏｗ ）、
口をイネーブル（Ｌｏｗ ）、ＤＩＮ端子に書込みデー
タ情報を与える事によって達成される。
次にセレクタスイッチＳＳをアドレス入力ラインの系統
２にアドレス信号が流れるように切替えるとメモリ試験
モードとなる。この時、アドレス信号はアドレス変換回
路１２を通して流れるようになる。このアドレス変換回
路１２は第２図または第３図で示すような構成をとり、
外部からのアドレス信号を物理的なメモリセルマトリク
ス１３に合ったアドレス信号に変換を行なう。この様な
状態でメモリ試験を行なえば、その不良検出能力の十分
発揮できる試験が可能となる。例えば外部アドレス端子
よシ第５図に示すようなパターンを期待して書込みを行
なっても、ア°ドレス変換を施さないと第６図の様な物
理的パターンが描れることになり、隣接セル干渉による
不良検出効果は激減する。
２にアドレス信号が流れるように切替えるとメモリ試験
モードとなる。この時、アドレス信号はアドレス変換回
路１２を通して流れるようになる。このアドレス変換回
路１２は第２図または第３図で示すような構成をとり、
外部からのアドレス信号を物理的なメモリセルマトリク
ス１３に合ったアドレス信号に変換を行なう。この様な
状態でメモリ試験を行なえば、その不良検出能力の十分
発揮できる試験が可能となる。例えば外部アドレス端子
よシ第５図に示すようなパターンを期待して書込みを行
なっても、ア°ドレス変換を施さないと第６図の様な物
理的パターンが描れることになり、隣接セル干渉による
不良検出効果は激減する。
ところが、セレクタスイッチＳＳをメモリ試験モードに
することにより、第５図の期待通シのパターンが物理的
に描れることになシ、不良検出効果は失なわれない。
することにより、第５図の期待通シのパターンが物理的
に描れることになシ、不良検出効果は失なわれない。
本実施例では、ロウアドレスのみに関しているが、カラ
ムアドレスについても同様である。またロウ、カラムア
ドレスがからみ合った場合についても同様な実施例を考
えることができる。
ムアドレスについても同様である。またロウ、カラムア
ドレスがからみ合った場合についても同様な実施例を考
えることができる。
セレクタスイッチＳＳは、ＩＣの製造現場又は検査現場
においてのみ操作ができればよい。従って、ＩＣパッケ
ージングされた段階ではこの端子は見えなくてもよい。
においてのみ操作ができればよい。従って、ＩＣパッケ
ージングされた段階ではこの端子は見えなくてもよい。
この場合、セレクタスイッチの状態は通常メモリ動作モ
ードに固定するようにしておく。
ードに固定するようにしておく。
本発明は以上説明したように、メ−・モリＩＣのアドレ
ス入力ラインを２系統にし、一方は直接デコーダに、他
方は物理アドレスに変換する回路を通してデコーダにつ
ながる様に構成することにより、メモＩＪ Ｉ Ｃの試
験時において不良検出効果を十分発揮できるという効果
がある。
ス入力ラインを２系統にし、一方は直接デコーダに、他
方は物理アドレスに変換する回路を通してデコーダにつ
ながる様に構成することにより、メモＩＪ Ｉ Ｃの試
験時において不良検出効果を十分発揮できるという効果
がある。
第１図は本発明の実施例を示すブロック図、第２図はア
ドレス変換回路の第１の例を示すブロック図、第３図は
アドレス変換回路の第２の例を示すブロック図、第４図
はメモリＩＣの一般的なブロック図、第５図は外部アド
レスと内部物理アドレスが一致した場合の書込パターン
例を示すパターン図、第６図は外部アドレスと内部物理
アドレスが一致しない場合の書込パターン例を示すパタ
ーン図である。 １０・・・セレクタ、１１・・・ロウデコーダ、１２・
・・アドレス変換回路 特許出願人 日本電気株式会社 第１図 ユ 第２図 智 第３図 （アドレス４ビツトの場合少
ドレス変換回路の第１の例を示すブロック図、第３図は
アドレス変換回路の第２の例を示すブロック図、第４図
はメモリＩＣの一般的なブロック図、第５図は外部アド
レスと内部物理アドレスが一致した場合の書込パターン
例を示すパターン図、第６図は外部アドレスと内部物理
アドレスが一致しない場合の書込パターン例を示すパタ
ーン図である。 １０・・・セレクタ、１１・・・ロウデコーダ、１２・
・・アドレス変換回路 特許出願人 日本電気株式会社 第１図 ユ 第２図 智 第３図 （アドレス４ビツトの場合少
Claims (1)
- （１）複数のアドレス入力ラインと、該アドレス入力ラ
インを２系統に分割するセレクタと、アドレス入力信号
を他のアドレス信号に変換するアドレス変換回路と、ア
ドレスデコーダと、メモリセルマトリクスからなるメモ
リＩＣにおいて、前記２系統のアドレス入力ラインの一
方を直接アドレスデコーダに接続し、前記２系統のアド
レス入力ラインのもう一方を前記アドレス変換回路の入
力ラインに接続し、前記アドレス変換回路の出力ライン
を前記アドレスデコーダに接続したことを特徴とするメ
モリＩＣチップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539484A JPS6124100A (ja) | 1984-07-13 | 1984-07-13 | メモリｉｃチツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14539484A JPS6124100A (ja) | 1984-07-13 | 1984-07-13 | メモリｉｃチツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124100A true JPS6124100A (ja) | 1986-02-01 |
Family
ID=15384242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14539484A Pending JPS6124100A (ja) | 1984-07-13 | 1984-07-13 | メモリｉｃチツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
-
1984
- 1984-07-13 JP JP14539484A patent/JPS6124100A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62263475A (ja) * | 1986-05-10 | 1987-11-16 | Agency Of Ind Science & Technol | メモリ試験装置 |
| JP2520234B2 (ja) * | 1986-05-10 | 1996-07-31 | 工業技術院長 | メモリ試験装置 |
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