JPS6124090A - スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ - Google Patents
スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タInfo
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- JPS6124090A JPS6124090A JP14468284A JP14468284A JPS6124090A JP S6124090 A JPS6124090 A JP S6124090A JP 14468284 A JP14468284 A JP 14468284A JP 14468284 A JP14468284 A JP 14468284A JP S6124090 A JPS6124090 A JP S6124090A
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- 239000000758 substrate Substances 0.000 abstract description 22
- 230000010355 oscillation Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007704 transition Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明はスタンバイ机能を有するマイクロコンピュータ
に関する。
に関する。
（従来技術）
従抹この杭のＣＭＯＳマイクロコンピュータのプロ、り
図な第１図に示す。１はＣＰ ＴＪ部、２はＲＡＭｔ部
、３は発拐回終部：、４けスタンバイ制御ンリップフロ
ップである。今、スタンバイ状態への移行製水が発生す
ると、ＣＰＵ部１はセット信号５を送ってスタンバイ制
御フリップンロップをセットする、この結果、発振回路
部３はスタンバイ′＃ｆＩｌｊ ＃フリップフロップか
らの出力信号６により停止され、内部へのクロック供給
が停止される、ＲＡ Ｉ”Ａ ＠はこの状態の時現在の
データを保持してスタンバイ状態に入る１、スタンバイ
状態では几ＡＭ部データを保持するだけなので通常動作
状態に比べて係官力消費で駆動できる。スタンバイ状態
の解除は、外部制御信号８により、スタンバイ制御アリ
ツブ７０ツブをリセットすればよい。これにより発振回
路部３を再動作させクロック全供給し通常動作状態に移
行する。
図な第１図に示す。１はＣＰ ＴＪ部、２はＲＡＭｔ部
、３は発拐回終部：、４けスタンバイ制御ンリップフロ
ップである。今、スタンバイ状態への移行製水が発生す
ると、ＣＰＵ部１はセット信号５を送ってスタンバイ制
御フリップンロップをセットする、この結果、発振回路
部３はスタンバイ′＃ｆＩｌｊ ＃フリップフロップか
らの出力信号６により停止され、内部へのクロック供給
が停止される、ＲＡ Ｉ”Ａ ＠はこの状態の時現在の
データを保持してスタンバイ状態に入る１、スタンバイ
状態では几ＡＭ部データを保持するだけなので通常動作
状態に比べて係官力消費で駆動できる。スタンバイ状態
の解除は、外部制御信号８により、スタンバイ制御アリ
ツブ７０ツブをリセットすればよい。これにより発振回
路部３を再動作させクロック全供給し通常動作状態に移
行する。
（従来の欠点）
ここで、マイクロコンピータの高速動作のためには、ト
ランジスタのスレッシ１ホールド電圧が低い方が有利で
あり、又高集積度化にともなってチャネル長か短くなる
とスレッシュホールド電圧は低下する。しかし、スレ、
シュホールド電圧が低下するとトランジスタのｔ、流Ｏ
Ｆ Ｆ特性が悪化しチャネルリーク輩概が増加するので
、スタンバイ状態ではこのリーク電流によりて低電力消
費が望めないという欠点があった。
ランジスタのスレッシ１ホールド電圧が低い方が有利で
あり、又高集積度化にともなってチャネル長か短くなる
とスレッシュホールド電圧は低下する。しかし、スレ、
シュホールド電圧が低下するとトランジスタのｔ、流Ｏ
Ｆ Ｆ特性が悪化しチャネルリーク輩概が増加するので
、スタンバイ状態ではこのリーク電流によりて低電力消
費が望めないという欠点があった。
（発明の目的）
本発明は高速動作と低スタンバイ電力消費を両立した、
ＣＭＯＳマイクロコンピュータを提供することを目的と
するものである。
ＣＭＯＳマイクロコンピュータを提供することを目的と
するものである。
（発ＦＪＡｃ構成）
本発＃Ｊ Ｆｉ、少なくともＬ種類のトランジスタのサ
ブストレート電位の内部発生回路を具備し、スタンバイ
状態を検知してこの時通常動作状態と異なる電位をＣＭ
ＯＳマイクロコンピュータを構成するＰチャネルまたは
Ｎチャネルトランジスタ部の少なくとも一方のサブスト
レートに印加し、トランジスタのスレ、シュホールド電
圧を実質的に上げる事でスタンバイ時に確実にリーク電
流をＯＦＦし、一方通常動作時は低いスレッシュホール
ド電圧で８連動作できるようにしたことを特徴とする。
ブストレート電位の内部発生回路を具備し、スタンバイ
状態を検知してこの時通常動作状態と異なる電位をＣＭ
ＯＳマイクロコンピュータを構成するＰチャネルまたは
Ｎチャネルトランジスタ部の少なくとも一方のサブスト
レートに印加し、トランジスタのスレ、シュホールド電
圧を実質的に上げる事でスタンバイ時に確実にリーク電
流をＯＦＦし、一方通常動作時は低いスレッシュホール
ド電圧で８連動作できるようにしたことを特徴とする。
本発明のサブストレート電位内部発生回路は、ＣＭＯＳ
マイクロコンピュータチ、プのサブストレート全体に対
し【その電位を通常動作時をスタンバイ時とで異ならし
めるようにｍｌらくものである。
マイクロコンピュータチ、プのサブストレート全体に対
し【その電位を通常動作時をスタンバイ時とで異ならし
めるようにｍｌらくものである。
また、サブストレートではなく、ウェルの電位を変える
ようにしてもよい。
ようにしてもよい。
（発明の実施例）
第２図は、本説明によるＣＭＯＳマイクロコンピュータ
の要部回路図である。Ｐチャネルトランジスタ９および
Ｎチャネルトランジスタ１０からなるインバータ回路に
おいて、Ｎチャネルトランジスタ１０（ｆｌｉｔにサブ
ストレート電位内部発生回路１１を接続した場合につい
て説明する。通常動作状態に於てサブストレート電位の
内部発生口ＭＩ５１１はスイッチａ側の状態にありＮチ
ャネルトランジスタ１０のサブストレート電位は接地電
位である。
の要部回路図である。Ｐチャネルトランジスタ９および
Ｎチャネルトランジスタ１０からなるインバータ回路に
おいて、Ｎチャネルトランジスタ１０（ｆｌｉｔにサブ
ストレート電位内部発生回路１１を接続した場合につい
て説明する。通常動作状態に於てサブストレート電位の
内部発生口ＭＩ５１１はスイッチａ側の状態にありＮチ
ャネルトランジスタ１０のサブストレート電位は接地電
位である。
−この状態で高速動作に適した低いスレッシュホールド
電圧Ｖｓに設定する。
電圧Ｖｓに設定する。
次にスタンバイ状態への移行要求が発生し、第１図のス
タンバイ制御フリップフロップがセットされ、発振回路
部が停止しＲＡＭ部データが保持されスタンバイ状態に
移行すると同時に、サブストレート電位発生回路１１は
スタンバイ制御アリ、プフロップ出力信号６を検知して
スイッチをｂ側の状態に変化する。この状態ではＮチャ
ネルトランジスタ１０のサブストレート電位が通常動作
状態に比べてＶｓだけ低くなり、そのためスレッシ、ホ
ールド電圧が実質的に高くなる。従って、Ｎチャネルト
ランジスタの電流ＯＦ Ｆ特性が通常動作状態に比べ良
くなり、低電力消費が実現できる。
タンバイ制御フリップフロップがセットされ、発振回路
部が停止しＲＡＭ部データが保持されスタンバイ状態に
移行すると同時に、サブストレート電位発生回路１１は
スタンバイ制御アリ、プフロップ出力信号６を検知して
スイッチをｂ側の状態に変化する。この状態ではＮチャ
ネルトランジスタ１０のサブストレート電位が通常動作
状態に比べてＶｓだけ低くなり、そのためスレッシ、ホ
ールド電圧が実質的に高くなる。従って、Ｎチャネルト
ランジスタの電流ＯＦ Ｆ特性が通常動作状態に比べ良
くなり、低電力消費が実現できる。
スタンバイ状態におけるＲＡＭ部データ保持は、スレッ
シュホールド電圧が相当高い場合でも間勉ないためＲＡ
Ｍ部データ保持と低消費電流が可能となる。
シュホールド電圧が相当高い場合でも間勉ないためＲＡ
Ｍ部データ保持と低消費電流が可能となる。
スタンバイ状態の解除は、スタンバイ制御アリツブフロ
、プがリセットされた事をサブストレート電位発生回路
が検知し、スイッチを再びａ ０１１１の状態に変化し
、Ｎチャネルトランジスタのサブストレート電位が通常
の接地電位になるようにすることで通常動作状態に移行
する。
、プがリセットされた事をサブストレート電位発生回路
が検知し、スイッチを再びａ ０１１１の状態に変化し
、Ｎチャネルトランジスタのサブストレート電位が通常
の接地電位になるようにすることで通常動作状態に移行
する。
第３図酊ザブストレート印加電圧Ｖｓ ％−得るだめの
回路の一例で、発振回路部１３〜１８．コンデンサ１９
とトランジスタ２０及び２１ｔζより印加電圧発生端子
１６に？ｉ、電圧Ｖｓが得られる１、（発明の効果） 本発明は以上の様に、少なくとｔ、、 １ ｆｌｉのト
ランジスタのザブストレート電位の内部発生回路ど、ス
タンバイ状態を検知して通常動作状態と異なる電位をマ
イクロコンピュータを結成するＰテヤネ／Ｉ／またはＮ
チャネルトランジスタの少なくとも一方のトランジスタ
のサブストレートに印加する回路を具備することで高速
動作と低スタンバイ電力消費を両立したＣ Ｍ ＯＳマ
イクロコンピュータを実現できるものである１、本実施
例の説明でＮチャネルトランジスタのサブストレートを
位を変化させる方法について説明したが本発明の他の実
施例としてＰチャネルトランジスタのサブストレート電
位を変化させてもよいことはいうまでもない。
回路の一例で、発振回路部１３〜１８．コンデンサ１９
とトランジスタ２０及び２１ｔζより印加電圧発生端子
１６に？ｉ、電圧Ｖｓが得られる１、（発明の効果） 本発明は以上の様に、少なくとｔ、、 １ ｆｌｉのト
ランジスタのザブストレート電位の内部発生回路ど、ス
タンバイ状態を検知して通常動作状態と異なる電位をマ
イクロコンピュータを結成するＰテヤネ／Ｉ／またはＮ
チャネルトランジスタの少なくとも一方のトランジスタ
のサブストレートに印加する回路を具備することで高速
動作と低スタンバイ電力消費を両立したＣ Ｍ ＯＳマ
イクロコンピュータを実現できるものである１、本実施
例の説明でＮチャネルトランジスタのサブストレートを
位を変化させる方法について説明したが本発明の他の実
施例としてＰチャネルトランジスタのサブストレート電
位を変化させてもよいことはいうまでもない。
また、サブストレートではなくウェル電位をかえるよう
にしてもよい。また本発明の詳細な説明で、スタンバイ
状態でＲＡＭ部データのみを保持する場合について説明
したが、他の構成回路のデータ保持も行なうスタンバイ
機能の場合についても同様に考えられる。
にしてもよい。また本発明の詳細な説明で、スタンバイ
状態でＲＡＭ部データのみを保持する場合について説明
したが、他の構成回路のデータ保持も行なうスタンバイ
機能の場合についても同様に考えられる。
第１図はスタンバ、イ機能のあるＣＭＯＳＭＯＳマイク
ルコンビのブロック図である。 １：ＣＰＵ部、２：几ＡＭ部、３：発振回路部、４ニス
タンバイ制御７リツプフロツプ部、５ニスタンバイ制御
フリップフロップ部七ット信号、６：スタンバイ制御ア
リップ７０ツブ部出力信号、７：発振回路部出力、８：
外部制御信号、第２図は本発明によるＣＭＯ８マイクロ
コンビーータの要部回路図である。 ９：Ｐチャネルトランジスタ、１０：Ｎチャネルトラン
ジスタ、１１：サブストレート電位内部発生回路、１２
：サブストレート印加電圧Ｖｓａ側：通常動作状態、ｂ
側ニスタンバイ状態第３図は本発明のサブストレート印
加電圧発生回路図である。 １３〜１８：発振回路部、１９：コンデンサ、２０〜２
１：トランジスタ、２２：印加電圧発生端子
ルコンビのブロック図である。 １：ＣＰＵ部、２：几ＡＭ部、３：発振回路部、４ニス
タンバイ制御７リツプフロツプ部、５ニスタンバイ制御
フリップフロップ部七ット信号、６：スタンバイ制御ア
リップ７０ツブ部出力信号、７：発振回路部出力、８：
外部制御信号、第２図は本発明によるＣＭＯ８マイクロ
コンビーータの要部回路図である。 ９：Ｐチャネルトランジスタ、１０：Ｎチャネルトラン
ジスタ、１１：サブストレート電位内部発生回路、１２
：サブストレート印加電圧Ｖｓａ側：通常動作状態、ｂ
側ニスタンバイ状態第３図は本発明のサブストレート印
加電圧発生回路図である。 １３〜１８：発振回路部、１９：コンデンサ、２０〜２
１：トランジスタ、２２：印加電圧発生端子
Claims (1)
- スタンバイ機能を有するＣＭＯＳマイクロコンピュータ
において、ＰチャンネルトランジスタもしくはＮチャン
ネルトランジスタのうち少なくとも一方のトランジスタ
のスレッシュホールド電位が通常動作状態とスタンバイ
状態とで異なる電位となるようにしたことを特徴とする
ＣＭＯＳマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468284A JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468284A JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124090A true JPS6124090A (ja) | 1986-02-01 |
| JPH0412555B2 JPH0412555B2 (ja) | 1992-03-04 |
Family
ID=15367801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14468284A Granted JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124090A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| JPS55118666A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Semiconductor device |
-
1984
- 1984-07-12 JP JP14468284A patent/JPS6124090A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| JPS55118666A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0412555B2 (ja) | 1992-03-04 |
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