JPH0412555B2 - - Google Patents
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- Publication number
- JPH0412555B2 JPH0412555B2 JP59144682A JP14468284A JPH0412555B2 JP H0412555 B2 JPH0412555 B2 JP H0412555B2 JP 59144682 A JP59144682 A JP 59144682A JP 14468284 A JP14468284 A JP 14468284A JP H0412555 B2 JPH0412555 B2 JP H0412555B2
- Authority
- JP
- Japan
- Prior art keywords
- standby
- state
- substrate
- channel transistor
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000000758 substrate Substances 0.000 claims description 22
- 230000007704 transition Effects 0.000 claims description 4
- 230000010355 oscillation Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000007423 decrease Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Static Random-Access Memory (AREA)
- Microcomputers (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明はスタンバイ機能を有するマイクロコン
ピユータに関する。
ピユータに関する。
（従来技術）
従来この種のCMOSマイクロコンピユータの
ブロツク図を第１図に示す。１はCPU部、２は
RAM部、３は発振回路部、４はスタンバイ制御
フリツプフロツプである。今、スタンバイ状態へ
の移行要求が発生すると、CPU部１はセツト信
号５を送つてスタンバイ制御フリツプフロツプを
セツトする。この結果、発振回路部３はスタンバ
イ制御フリツプフロツプからの出力信号６により
停止され、内部へのクロツク供給が停止される。
RAM部はこの状態の時現在のデータを保持して
スタンバイ状態に入る。スタンバイ状態では
RAM部データを保持するだけなので通常動作状
態に比べて低電力消費で駆動できる。スタンバイ
状態の解除は、外部制御信号８により、スタンバ
イ制御フリツプフロツプをリセツトすればよい。
これにより発振回路部３を再動作させクロツクを
供給し通常動作状態に移行する。
ブロツク図を第１図に示す。１はCPU部、２は
RAM部、３は発振回路部、４はスタンバイ制御
フリツプフロツプである。今、スタンバイ状態へ
の移行要求が発生すると、CPU部１はセツト信
号５を送つてスタンバイ制御フリツプフロツプを
セツトする。この結果、発振回路部３はスタンバ
イ制御フリツプフロツプからの出力信号６により
停止され、内部へのクロツク供給が停止される。
RAM部はこの状態の時現在のデータを保持して
スタンバイ状態に入る。スタンバイ状態では
RAM部データを保持するだけなので通常動作状
態に比べて低電力消費で駆動できる。スタンバイ
状態の解除は、外部制御信号８により、スタンバ
イ制御フリツプフロツプをリセツトすればよい。
これにより発振回路部３を再動作させクロツクを
供給し通常動作状態に移行する。
（従来の欠点）
ここで、マイクロコンピユータの高速動作のた
めには、トランジスタのスレツシユホールド電圧
が低い方が有利であり、又高集積度化にともなつ
てチヤネル長が短くなるとスレツシユホールド電
圧は低下する。しかし、スレツシユホールド電圧
が低下するとトランジスタの電流OFF特性が悪
化しチヤネルリーク電流が増加するので、スタン
バイ状態ではこのリーク電流によつて低電力消費
が望めないという欠点があつた。
めには、トランジスタのスレツシユホールド電圧
が低い方が有利であり、又高集積度化にともなつ
てチヤネル長が短くなるとスレツシユホールド電
圧は低下する。しかし、スレツシユホールド電圧
が低下するとトランジスタの電流OFF特性が悪
化しチヤネルリーク電流が増加するので、スタン
バイ状態ではこのリーク電流によつて低電力消費
が望めないという欠点があつた。
（発明の目的）
本発明は高速動作と低スタンバイ電力消費を両
立した、CMOSマイクロコンピユータを提供す
ることを目的とするものである。
立した、CMOSマイクロコンピユータを提供す
ることを目的とするものである。
（発明の構成）
本発明は、少なくとも１種類のトランジスタの
サブストレート電位の内部発生回路を具備し、ス
タンバイ状態を検地してこの時通常動作状態と異
なる電位をCMOSマイクロコンピユータを構成
するＰチヤネルまたはＮチヤネルトランジスタ部
の少なくとも一方のサブストレートに印加し、ト
ランジスタのスレツシユホールド電圧を実質的に
上げる事でスタンバイ時に確実にリーク電流を
OFFし、一方通常動作時は低いスレツシユホー
ルド電圧で高速動作できるようにしたことを特徴
とする。本発明のサブストレート電位内部発生回
路は、CMOSマイクロコンピユータチツプのサ
ブストレート全体に対してその電位を通常動作時
をスタンバイ時とで異ならしめるように働らくも
のである。また、サブストレートではなく、ウエ
ルの電位を変えるようにしてもよい。
サブストレート電位の内部発生回路を具備し、ス
タンバイ状態を検地してこの時通常動作状態と異
なる電位をCMOSマイクロコンピユータを構成
するＰチヤネルまたはＮチヤネルトランジスタ部
の少なくとも一方のサブストレートに印加し、ト
ランジスタのスレツシユホールド電圧を実質的に
上げる事でスタンバイ時に確実にリーク電流を
OFFし、一方通常動作時は低いスレツシユホー
ルド電圧で高速動作できるようにしたことを特徴
とする。本発明のサブストレート電位内部発生回
路は、CMOSマイクロコンピユータチツプのサ
ブストレート全体に対してその電位を通常動作時
をスタンバイ時とで異ならしめるように働らくも
のである。また、サブストレートではなく、ウエ
ルの電位を変えるようにしてもよい。
（発明の実施例）
第２図は、本発明によるCMOSマイクロコン
ピユータの要部回路図である。Ｐチヤネルトラン
ジスタ９およびＮチヤネルトランジスタ１０から
なるインバータ回路、において、Ｎチヤネルトラ
ンジスタ１０側にサブストレート電位内部発生回
路１１を接続した場合について説明する。通常動
作状態に於てサブストレート電位の内部発生回路
１１はスイツチａ側の状態にありＮチヤネルトラ
ンジスタ１０のサブストレート電位は接地電位で
ある。この状態で高速動作に適した低いスレツシ
ユホールド電圧Vsに設定する。
ピユータの要部回路図である。Ｐチヤネルトラン
ジスタ９およびＮチヤネルトランジスタ１０から
なるインバータ回路、において、Ｎチヤネルトラ
ンジスタ１０側にサブストレート電位内部発生回
路１１を接続した場合について説明する。通常動
作状態に於てサブストレート電位の内部発生回路
１１はスイツチａ側の状態にありＮチヤネルトラ
ンジスタ１０のサブストレート電位は接地電位で
ある。この状態で高速動作に適した低いスレツシ
ユホールド電圧Vsに設定する。
次にスタンバイ状態への移行要求が発生し、第
１図のスタンバイ制御フリツプフロツプがセツト
され、発振回路部が停止しRAM部データが保持
されスタンバイ状態に移行すると同時に、サブス
トレート電位発生回路１１はスタンバイ制御フリ
ツプフロツプ出力信号６を検地してスイツチをｂ
側の状態に変化する。この状態ではＮチヤネルト
ランジスタ１０のサブストレート電位が通常動作
状態に比べてVsだけ低くなり、そのためスレツ
シユホールド電圧が実質的に高くなる。従つて、
Ｎチヤネルトランジスタの電流OFF特性が通常
動作状態に比べ良くなり、低電力消費が実現でき
る。
１図のスタンバイ制御フリツプフロツプがセツト
され、発振回路部が停止しRAM部データが保持
されスタンバイ状態に移行すると同時に、サブス
トレート電位発生回路１１はスタンバイ制御フリ
ツプフロツプ出力信号６を検地してスイツチをｂ
側の状態に変化する。この状態ではＮチヤネルト
ランジスタ１０のサブストレート電位が通常動作
状態に比べてVsだけ低くなり、そのためスレツ
シユホールド電圧が実質的に高くなる。従つて、
Ｎチヤネルトランジスタの電流OFF特性が通常
動作状態に比べ良くなり、低電力消費が実現でき
る。
スタンバイ状態におけるRAM部データ保持
は、スレツシユホールド電圧が相当高い場合でも
問題ないためRAM部データ保持と低消費電流が
可能となる。
は、スレツシユホールド電圧が相当高い場合でも
問題ないためRAM部データ保持と低消費電流が
可能となる。
スタンバイ状態の解除は、スタンバイ制御フリ
ツプフロツプがリセツトされた事をサブストレー
ト電位発生回路が検地し、スイツチを再びａ側の
状態に変化し、Ｎチヤネルトランジスタのサブス
トレート電位が通常の接地電位になるようにする
ことで通常動作状態に移行する。
ツプフロツプがリセツトされた事をサブストレー
ト電位発生回路が検地し、スイツチを再びａ側の
状態に変化し、Ｎチヤネルトランジスタのサブス
トレート電位が通常の接地電位になるようにする
ことで通常動作状態に移行する。
第３図はサブストレート印加電圧Vsを得るた
めの回路の一例で、発振回路部１３〜１８、コン
デンサ１９とトランジスタ２０及び２１により印
加電圧発生端子１６に負電圧Vsが得られる。
めの回路の一例で、発振回路部１３〜１８、コン
デンサ１９とトランジスタ２０及び２１により印
加電圧発生端子１６に負電圧Vsが得られる。
（発明の効果）
本発明は以上の様に、少なくとも１種類のトラ
ンジスタのサブストレート電位の内部発生回路
と、スタンバイ状態を検知して通常動作状態と異
なる電位をマイクロコンピユータを構成するＰチ
ヤネルまたはＮチヤネルトランジスタの少なくと
も一方のトランジスタのサブストレートに印加す
る回路を具備することで高速動作と低スタンバイ
電力消費を両立したCMOSマイクロコンピユー
タを実現できるものである。本実施例の説明でＮ
チヤネルトランジスタのサブストレート電位を変
化させる方法について説明したが本発明の他の実
施例としてＰチヤネルトランジスタのサブストレ
ート電位を変化させてもよいことはいうまでもな
い。また、サブストレートではなくウエル電位を
かえるようにしてもよい。また本発明の実施例の
説明で、スタンバイ状態でRAM部データのみを
保持する場合について説明したが、他の構成回路
のデータ保持も行なうスタンバイ機能の場合につ
いても同様に考えられる。
ンジスタのサブストレート電位の内部発生回路
と、スタンバイ状態を検知して通常動作状態と異
なる電位をマイクロコンピユータを構成するＰチ
ヤネルまたはＮチヤネルトランジスタの少なくと
も一方のトランジスタのサブストレートに印加す
る回路を具備することで高速動作と低スタンバイ
電力消費を両立したCMOSマイクロコンピユー
タを実現できるものである。本実施例の説明でＮ
チヤネルトランジスタのサブストレート電位を変
化させる方法について説明したが本発明の他の実
施例としてＰチヤネルトランジスタのサブストレ
ート電位を変化させてもよいことはいうまでもな
い。また、サブストレートではなくウエル電位を
かえるようにしてもよい。また本発明の実施例の
説明で、スタンバイ状態でRAM部データのみを
保持する場合について説明したが、他の構成回路
のデータ保持も行なうスタンバイ機能の場合につ
いても同様に考えられる。
第１図はスタンバイ機能のあるCMOSマイク
ロコンピユータのブロツク図である。 １……CPU部、２……RAM部、３……発振回
路部、４……スタンバイ制御フリツプフロツプ
部、５……スタンバイ制御フリツプフロツプ部セ
ツト信号、６……スタンバイ制御フリツプフロツ
プ部出力信号、７……発振回路部出力、８……外
部制御信号、 第２図は本発明によるCMOSマイクロコンピ
ユータの要部回路図である。第３図は本発明のサ
ブストレート印加電圧発生回路図である。 ９……Ｐチヤネルトランジスタ、１０……Ｎチ
ヤネルトランジスタ、１１……サブストレート電
位内部発生回路、１２……サブストレート印加電
圧Vs、ａ側……通常動作状態、ｂ側……スタン
バイ状態、 第３図は本発明のサブストレート印加電圧発生
回路図である。 １３〜１８……発振回路部、１９……コンデン
サ、２０〜２１……トランジスタ、２２……印加
電圧発生端子。
ロコンピユータのブロツク図である。 １……CPU部、２……RAM部、３……発振回
路部、４……スタンバイ制御フリツプフロツプ
部、５……スタンバイ制御フリツプフロツプ部セ
ツト信号、６……スタンバイ制御フリツプフロツ
プ部出力信号、７……発振回路部出力、８……外
部制御信号、 第２図は本発明によるCMOSマイクロコンピ
ユータの要部回路図である。第３図は本発明のサ
ブストレート印加電圧発生回路図である。 ９……Ｐチヤネルトランジスタ、１０……Ｎチ
ヤネルトランジスタ、１１……サブストレート電
位内部発生回路、１２……サブストレート印加電
圧Vs、ａ側……通常動作状態、ｂ側……スタン
バイ状態、 第３図は本発明のサブストレート印加電圧発生
回路図である。 １３〜１８……発振回路部、１９……コンデン
サ、２０〜２１……トランジスタ、２２……印加
電圧発生端子。
Claims (1)
- １ スタンバイ機能を有するCMOSマイクロコ
ンピユータにおいて、通常動作状態からスタンバ
イ状態への移行に応答して、Ｐチヤンネルトラン
ジスタおよびＮチヤンネルトランジスタの少なく
とも一方のトランジスタの前記スタンバイ状態で
のスレツシユホールド電圧を前記通常動作状態で
のそれよりも大きくする電圧を当該トランジスタ
のサブストレート領域に印加する手段を設けたこ
とを特徴とするCMOSマイクロコンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468284A JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14468284A JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124090A JPS6124090A (ja) | 1986-02-01 |
| JPH0412555B2 true JPH0412555B2 (ja) | 1992-03-04 |
Family
ID=15367801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14468284A Granted JPS6124090A (ja) | 1984-07-12 | 1984-07-12 | スタンバイ機能を有するｃｍｏｓマイクロコンピュ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124090A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40132E1 (en) | 1988-06-17 | 2008-03-04 | Elpida Memory, Inc. | Large scale integrated circuit with sense amplifier circuits for low voltage operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| JPS55118666A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Semiconductor device |
-
1984
- 1984-07-12 JP JP14468284A patent/JPS6124090A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5472691A (en) * | 1977-11-21 | 1979-06-11 | Toshiba Corp | Semiconductor device |
| JPS55118666A (en) * | 1979-03-05 | 1980-09-11 | Nec Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6124090A (ja) | 1986-02-01 |
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