JPS61239644A - 半導体装置多層配線の製造方法 - Google Patents
半導体装置多層配線の製造方法Info
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- JPS61239644A JPS61239644A JP7936085A JP7936085A JPS61239644A JP S61239644 A JPS61239644 A JP S61239644A JP 7936085 A JP7936085 A JP 7936085A JP 7936085 A JP7936085 A JP 7936085A JP S61239644 A JPS61239644 A JP S61239644A
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- alsi
- film
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体装置多層配線の製造方法に関する。
（従来の技術）
従来、半導体装置において、多層配線は、１９８４Ｖ
−Ｍ Ｉ ＣＣｏｎｆ、 Ｐ６１〜６Ｂに記載されるよ
うに、次のようにして製造されている。まず、半導体基
板上に第１層配線材料としてＡ／Ｓｉ（５００λ）／Ｔ
ｉ Ｓｉ゜（３００λ）／Ａ／Ｓｉ （０，Ｓｉ１ｍ）
を堆積サセ、コレヲハターニングすることにより第１層
配線層を形成する。次に、層間絶縁膜を形成し、これに
スルーホールを開ける。次に、第２層配線層材料として
Ａ／Ｓｌを堆積させ、これをパターニングすることによ
り第２層配線層を形成する。この第２層配線層は、前記
層間絶縁膜のスルーホールを介して第１層配線層に接続
される。
−Ｍ Ｉ ＣＣｏｎｆ、 Ｐ６１〜６Ｂに記載されるよ
うに、次のようにして製造されている。まず、半導体基
板上に第１層配線材料としてＡ／Ｓｉ（５００λ）／Ｔ
ｉ Ｓｉ゜（３００λ）／Ａ／Ｓｉ （０，Ｓｉ１ｍ）
を堆積サセ、コレヲハターニングすることにより第１層
配線層を形成する。次に、層間絶縁膜を形成し、これに
スルーホールを開ける。次に、第２層配線層材料として
Ａ／Ｓｌを堆積させ、これをパターニングすることによ
り第２層配線層を形成する。この第２層配線層は、前記
層間絶縁膜のスルーホールを介して第１層配線層に接続
される。
（発明が解決しようとする問題点）
しかるに、上記方法では、第１層配線材料としてのＴｉ
Ｓｉ．層が酸化されやすいという問題がある。
Ｓｉ．層が酸化されやすいという問題がある。
そこで、上記方法では、Ｔｉ Ｓｉ．層の酸化を防ぐた
めに５００λのＭＳｌ層をカバーさせているが、以後の
熱処理でＴｉＡｌ！Ｓｉの化合物を形成するので酸化の
□問題は残り、安定したスルーホール抵抗を得
るの 夕、。
めに５００λのＭＳｌ層をカバーさせているが、以後の
熱処理でＴｉＡｌ！Ｓｉの化合物を形成するので酸化の
□問題は残り、安定したスルーホール抵抗を得
るの 夕、。
が難しいという問題がある。
（問題点を解決するための手段）
１、′
この発明は上記問題点を解決するため、Ｎ型ま
ｊたはＰ型不純物を高濃度に含むＳｔ層／Ａ７Ｓｉ層の
複合膜構造で第１層配線層を形成する。
ｊたはＰ型不純物を高濃度に含むＳｔ層／Ａ７Ｓｉ層の
複合膜構造で第１層配線層を形成する。
（作用）
このようにすると、第１層配線層の表面層がＳｉ層であ
るから、表面層が金属系の場合のように容易に酸化する
ことがなくなる。また、層間絶縁膜のスルーホールのド
ライエツチング中にフッ化物系のプラズマ種との反応が
金属系の場合のように容易に起らないので、表面にフッ
化物系の絶縁膜が生成されない。したがって、スルーホ
ール抵抗が安定する。
るから、表面層が金属系の場合のように容易に酸化する
ことがなくなる。また、層間絶縁膜のスルーホールのド
ライエツチング中にフッ化物系のプラズマ種との反応が
金属系の場合のように容易に起らないので、表面にフッ
化物系の絶縁膜が生成されない。したがって、スルーホ
ール抵抗が安定する。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
第１図（ａ）において、１は、表面の酸化膜２に対する
コンタクトホール３の開孔まで完了したシリコン基板で
あり、まず、この基板ｌ上にＳｉ含有量ｒ １〜
１．５％のＡＩ！Ｓｉ層４を６０００λスパツタ法で堆
積させ、その上に１０”ｃｍ−”以上のＮ型不純物（リ
ン）またはＰ型不純物（がロン）を含むＳ１層５を５０
０２０００大堆積させる。ここで、高濃度不純物を含む
前記Ｓｉ層５の具体的な形成法としては、■シリコン蒸
着とリンまたはポロンのイオン化ドーピングを同時に行
う方法、■リンまたはポロンを含むがスとアルゴンガス
雰囲気でシリコンターゲットをスパッタさせる方法、■
プラズマＣＶＤまたは光ＣＶＤ法で０〜２００℃の低温
でドープドアモルファスシリコンを生成する方法などが
挙げられる。
コンタクトホール３の開孔まで完了したシリコン基板で
あり、まず、この基板ｌ上にＳｉ含有量ｒ １〜
１．５％のＡＩ！Ｓｉ層４を６０００λスパツタ法で堆
積させ、その上に１０”ｃｍ−”以上のＮ型不純物（リ
ン）またはＰ型不純物（がロン）を含むＳ１層５を５０
０２０００大堆積させる。ここで、高濃度不純物を含む
前記Ｓｉ層５の具体的な形成法としては、■シリコン蒸
着とリンまたはポロンのイオン化ドーピングを同時に行
う方法、■リンまたはポロンを含むがスとアルゴンガス
雰囲気でシリコンターゲットをスパッタさせる方法、■
プラズマＣＶＤまたは光ＣＶＤ法で０〜２００℃の低温
でドープドアモルファスシリコンを生成する方法などが
挙げられる。
次に、通常にホトリソ工程で前記Ｓｉ層５およびＡＩ！
Ｓｉ層４を第１図（ｂ）に示すようにパターニングする
ことにより、残存Ｓｉ層５およびＡＩ！Ｓｉ層４からな
る第１層配線層６を形成する。
Ｓｉ層４を第１図（ｂ）に示すようにパターニングする
ことにより、残存Ｓｉ層５およびＡＩ！Ｓｉ層４からな
る第１層配線層６を形成する。
続いて、第１層配線層６上を含む前記基板１上の全面に
通常の方法で第１図（０）に示すように層間絶縁膜（例
えば６０００Å厚のＣＶＤ ＰＳＧ膜）７を形成す６・
１しかる
後、層間絶縁膜７に、第１層配線層６上にて第１図（ｄ
）に示すようにスルーホール８をドライエツチングで形
成する。
通常の方法で第１図（０）に示すように層間絶縁膜（例
えば６０００Å厚のＣＶＤ ＰＳＧ膜）７を形成す６・
１しかる
後、層間絶縁膜７に、第１層配線層６上にて第１図（ｄ
）に示すようにスルーホール８をドライエツチングで形
成する。
その後、ＡＩ！Ｓｔの１．０〜１．２μｍの堆積とパタ
ー □ニングを行うことにより、前記スルーホール
８を介して前記第１層配線層６、詳しくはその配線層６
のＳｉ層５に接触するＡｔＳｔからなる第１図（ｄ）に
示す第２層配線層９を前記層間絶縁膜７上に形成する。
ー □ニングを行うことにより、前記スルーホール
８を介して前記第１層配線層６、詳しくはその配線層６
のＳｉ層５に接触するＡｔＳｔからなる第１図（ｄ）に
示す第２層配線層９を前記層間絶縁膜７上に形成する。
（発明の効果）
、 以上詳述したように、この発明の方法では、
Ｎ□ 型またはＰ型不純物を高濃度に含むＳｉ層／
Ａｔ ８ ｉ層の複合膜構造で第１層配線層を形成す
る。したがって、次のような効果を有する。
Ｎ□ 型またはＰ型不純物を高濃度に含むＳｉ層／
Ａｔ ８ ｉ層の複合膜構造で第１層配線層を形成す
る。したがって、次のような効果を有する。
■ 第１層配線層の表面層がＳ１層であるから、表面層
が金属系の場合のように容易に酸化することがなく、ス
ルーホール抵抗が安定する。
が金属系の場合のように容易に酸化することがなく、ス
ルーホール抵抗が安定する。
また、表面層がＳｉ層であれば、層間絶縁膜のスルーホ
ールのドライエツチング中にフッ化物系のプラズマ種と
の反応が金属系の場合のように容易に起らないので、表
面にフッ化物系の絶縁膜が生成されず、やａｒ＋スルー
ホール抵抗が安定する。
ールのドライエツチング中にフッ化物系のプラズマ種と
の反応が金属系の場合のように容易に起らないので、表
面にフッ化物系の絶縁膜が生成されず、やａｒ＋スルー
ホール抵抗が安定する。
■ シリサイドま友はメタルをＡｔ Ｓｉ層と重ねた場
合と同様に、ＡＩ！Ｓｉ層の反射率が大きいことにより
起るノツチ現象を防ぐアンチリフレクション−コーティ
ング（Ａｎｔｉ−ＲｅｆｌｅｃｔｉｏｎＣｏａｔｉｎｇ
） 効果およびＡＩ！Ｓｉ層のヒロックを防止する
効果がある。 、４４ｊ
：、゛こ ■ 高濃度不純物を含むＳｔ層 （第１層配線層）とＡ
Ｉ！Ｓｉ層 （第２層配線層）との接触構造と ２
なるので、スルーホール抵抗が一般のコンタ 、′
・クト抵抗（Ａｊ８ｉ ／Ｎ” Ｓｔ基板またはＡ／Ｓ
ｔ／Ｐ十基板）のように安定する。
合と同様に、ＡＩ！Ｓｉ層の反射率が大きいことにより
起るノツチ現象を防ぐアンチリフレクション−コーティ
ング（Ａｎｔｉ−ＲｅｆｌｅｃｔｉｏｎＣｏａｔｉｎｇ
） 効果およびＡＩ！Ｓｉ層のヒロックを防止する
効果がある。 、４４ｊ
：、゛こ ■ 高濃度不純物を含むＳｔ層 （第１層配線層）とＡ
Ｉ！Ｓｉ層 （第２層配線層）との接触構造と ２
なるので、スルーホール抵抗が一般のコンタ 、′
・クト抵抗（Ａｊ８ｉ ／Ｎ” Ｓｔ基板またはＡ／Ｓ
ｔ／Ｐ十基板）のように安定する。
第１図はこの発明の半導体装置多層配線の製造方法の一
実施例を工程順に示す断面図である。 、′”□
１・・・シリコン基板、４・・・ＡｔＳｉ層、５・・・
高濃度不 “細物を含むＳｔ層、６・・・第１層配
線層、７・・・層間絶縁膜、８・・・スルーホール、９
・・・第２層配線層。
実施例を工程順に示す断面図である。 、′”□
１・・・シリコン基板、４・・・ＡｔＳｉ層、５・・・
高濃度不 “細物を含むＳｔ層、６・・・第１層配
線層、７・・・層間絶縁膜、８・・・スルーホール、９
・・・第２層配線層。
Claims (1)
- 半導体基板上に、Ｎ型またはＰ型不純物を高濃度に含
むＳｉ層／ＡｌＳｉ層の複合膜構造で第１層配線層を形
成する工程と、その配線層上を含む前記基板上の全面に
層間絶縁膜を形成し、これに前記第１層配線層上にてス
ルーホールを開ける工程と、その層間絶縁膜上に、前記
スルーホールを介して前記第１層配線層のＳｉ層に接触
するＡｌＳｉからなる第２層配線層を形成する工程とを
具備してなる半導体装置多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7936085A JPS61239644A (ja) | 1985-04-16 | 1985-04-16 | 半導体装置多層配線の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7936085A JPS61239644A (ja) | 1985-04-16 | 1985-04-16 | 半導体装置多層配線の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61239644A true JPS61239644A (ja) | 1986-10-24 |
Family
ID=13687726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7936085A Pending JPS61239644A (ja) | 1985-04-16 | 1985-04-16 | 半導体装置多層配線の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61239644A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011006885A1 (en) | 2009-07-17 | 2011-01-20 | Commissariat à l'énergie atomique et aux énergies alternatives | Nems comprising alsi alloy based transduction means |
-
1985
- 1985-04-16 JP JP7936085A patent/JPS61239644A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011006885A1 (en) | 2009-07-17 | 2011-01-20 | Commissariat à l'énergie atomique et aux énergies alternatives | Nems comprising alsi alloy based transduction means |
| US9016125B2 (en) | 2009-07-17 | 2015-04-28 | Commissariat à l'énergie et aux énergies alternatives | NEMS comprising AlSi alloy based transducer |
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