JPS61239287A - 画素パタ−ン発生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は文字等の画素ノｅターンを発生する画素ツクタ
ーン発生装置に係り、特にワードプロセッサ、テンテッ
クス、ファクシミリ装置に使用するに好適な画素ｉｅタ
ーン発生装置に関する。

従来技術 画素ハターン発生装置によりアクセント記号などの文字
の上または下に付加する付加記号が付された文字の画素
ノＪ？ターンを発生させるのに、従来では二つの方式が
あった。第１の方式は、アクセント記号の付いた文字の
全部について画素パターン発生手段としてのキャラクタ
ジェネレータにドツトイメージで画素パターンデータを
格納しておき、所望のアクセント付文字の画素パターン
データが格納されている記憶領域のアドレスを指定する
ことによりその画素ノ４ターンデータを出力させるもの
である。

また第２の方式は、キャラクタジェネレータには標準文
字及びアクセント記号のそれぞれについて画素パターン
データを格納しておき、これら以外のアクセント付文字
自体についての画素パターンデータは格納しない代りに
、処理装置の演算処理によりアクセント付文字の画素パ
ターンデータを作成するものである。

前者は、アクセント、すなわち、ｒ’ＪＪＪ「＼」等が
付された＾、ｕ、ｏ、ａ、ａ、ｌ、を等のすべての文字
について画素ノｅターンデータをキャラクタジェネＶ−
夕に格納しておかなければならず、このようにキャラク
タジェネレータに格納すべき画素パターンデータ、すな
わち文字数が多くなり、装置が高価になるという欠点が
ある。− また後者は、プログラムに基づ（ＣＰＵの演算処理によ
り１画素ずつ変換を行い、合成してアクセント付文字の
画素パターンデータを作成するために、アクセント付文
字の画素パターンを高速に発生することができないとい
う欠点がある。

目　　　的 本発明はこのような従来技術の欠点を解消し、文章を構
成する各文字を画素）’？ターンに変換して表示または
印字出力する際に、ウムラウト等のアクセント記号を含
む複雑な文字についても高速に画素パターンを発生する
ことができる画素パターン発生装置を提供することを目
的とするものである。

１−」久 本発明は上記目的を達成するため知、画素ノやターンと
して出力すべき文字を指定する第１の指定情報が格納さ
れる第１の記憶位置、およびこの文字に付加される付加
記号を指定する第２の指定情報が格納される第２の記憶
位置を含む記憶手段と、第１の記憶位置のアドレスを順
次発生する第１のタイミング発生手段と、文字および付
加記号の画素パターンデータが行単位だ読出し可能な形
でドツトイメージで記憶され、第１または第２の指定情
報が与えられると、それに対応する画素パターンデータ
を出力する画素・臂ターン発生手段と、画素パターンの
１文字行における副走査位置を順次指定する第２のタイ
ミング発生手段と、指定された副走査位置が所定の範囲
に含まれるときは、第１のタイミング発生手段の発生し
たアドレスを前記記憶手段に与え、所定の範囲に含まれ
ないときは、前記アドレスを、そのアドレスが示す第１
の記憶位置に対応した第２の記憶位置を示すアドレスに
変換して記憶手段に与えるアドレス変換手段とを有し、
第２の指定情報は、第２の指定情報の示す付加記号を付
加すべき文字の第１の指定情報が格納されている第１の
記憶位置に対応する第２の記憶位置だ格納され、記憶手
段は、アドレス変換手段から与えられたアドレスによっ
て指定された記憶位置から第１または第２の指定情報を
画素ノＪ？ターン発生手段に与える画素ノＪ？ターン発
生装置を特徴とするものである。

本発明の構成について以下、一実施例に基づいて説明す
る。第１図には本発明に係る画素パターン発生装置の実
施例の構成が示されている。

同図において、本装置全体を制御するＣＰＵ　１０は、
各種プログラム及び固定データが記憶されているＲＯＭ
　１２及び一時的にデータが書き込まれ、読み出される
ＲＡＭ　１４とシステムパス５０を介して接続されてい
る。

またタイミング発生回路１６からは主走査クロック３２
及び副走査クロック３４が各回路部に出力される。ここ
で主走査クロック３２は表示画面または記録紙上で主走
査時に１画素について１個の割合で出力されるクロック
ツ９ルスであり、副走査クロック３４は１本の主走査線
の走査が終了する毎に１個、出力されるクロック・マル
スである。本実施例では、４８０個の主走査クロック３
２について１個の副走査クロック３４が出力される。

コラムカウンタ１８はタイミング発生回路１６から出力
される主走査クロック３２を計数し且つ１／６分周する
カウンタであり、キャラクタカウンタ２０はコラムカウ
ンタ１８の計数出力ヲ更に１／８０分周する力゛ウンタ
である。両カウンタ１８．２０は副走査クロック３４で
クリアされる。キャラクタカウンタ２０は、タイミング
発生回路１６及びコラムカウンタ１８と共同動作し、文
字メモリ２２における各文字指定情報が格納されている
記憶部２２Ａの記憶領域のアドレスを順次、指定するア
ドレス指定手段として機能する。また、これらのタイミ
ング発生回路１８，２０．２６は、画素１？ターンの主
走査および、副走査のタイミング回路としても機能する
。

文字メモリ２２は、画素パターンデータとして出力すべ
き文字を指定するための文字指定情報が記憶される記憶
部２２人（本実施例ではＯ番地〜７９番地が割り当てら
れている）、出力すべき文字の上部に付加すべき上部付
加記号（アクセント記号など）を指定するための情報が
順次、記憶される記憶部２２Ｂ（８０番地〜１５９番地
が割り当てられている）、及び出力すべき文字の下部に
付加すべき下部付加記号（アンダパーなど）を指定する
ための情報が順次、記憶される記憶部２２Ｃ（１６０番
地〜２３９番地が割り当てられている）から構成されて
いる。

キャラクタジェネＶ−夕２４は、各文字及びアクセント
記号等の付加記号の画素パターンデータがそれぞれ、ド
ツトイメージで行単位に分解された形式で格納されてい
るＲＯＭである。通常の文字の画素ツクターンの場合、
付加記号を形成する行に対応する行は白ドツトとして格
納されている。キャラクタジェネＶ−夕２４は、文字メ
モリ２２から読み出された文字指定情報６０及びロウカ
ウンタ２６から出力されるアドレス指定情報４０に基づ
いて順次、各文字の画゛　　　　素パターンデータを画
情報として出力４４に出力する。この出力４４は、印字
装置または表示装置などの文字出力装置に接続される。

ロウカウンタ２６は副走査クロック３４を計数するカウ
ンタであり、副走査クロック３４を１／１２分周し、計
数値が「１２」に達した時点で終了検出回路３０に計数
終了を示す信号３８を出力する。このロウカウンタ２６
の計数低出力４０によシ副走査位置の選択すなわち主走
査線番号を示すアドレスの指定がキャラクタジェネレー
タ２４に対して行われる。

アドレス変換器２８は、キャラクタカウンタ２０により
指定される文字メモリ２２の記憶部２２Ａのアドレス２
８を、ロウカウンタ２６の計数出力４０、すなわちキャ
ラクタジェネレータ２４に格納された出力すべき文字の
画素パターンデータの１文字行における主走査線番号を
示すアドレスの番地に応じて予め定められた数値だけ変
更する。ここに「１文字行」とは、記録紙または表示画
面上に印字または表示される１行の文字列をいうものと
する。なお、単なる「行」または「ロウ」は、主走査線
ないしは副走査位置を指す。

具体的には第３図において、アドレス変換器２８はロウ
カウンタ２６の計数出力４０、すなわち主走査線番号Ｍ
がＭ＝１〜２の範囲ではキャラクタカウンタ２０の計数
出力４８に所定の値「８０」を加算し、Ｍ＝３〜１０の
範囲ではキャラクタカウンタ２０の計数出力４８をその
まま出力し、更にＭ＝１１〜１２の範囲ではキャラクタ
２０の計数出力４８に所定の値ｒ１６０Ｊを加算するア
ドレス修正回路である。こうして変換されたアドレスは
、出力６２から文字メモリ２２へ出力される。

キャラクタカウンタ２０は１走査線の画素数（本実施例
では１文字当り６画素を割り当て、１文字行の文字数を
８０とする）分の、すなわち６Ｘ８０＝４８０個の主走
査クロック３２を計数する毎に終了検出回路３０に計数
終了を示す信号４２を出力する。

上記構成からなる画素パターン発生装置の動作を第１図
乃至第３図を参照しながら説明する。

ＣＰＵ　１０により図示してない入力手段から出力され
た文字入力情報がシステムパス５ｏを介して取り込まれ
、ＲＯＭ１２に格納されたプログラム及び固定データに
基づいてＲＡＭ　１４を演算領域として、第２図に例示
するように、文字メモリ２２の記憶部２２Ａ、２２Ｂ、
２２Ｃに画素パターンデータとして出力すべき１文字行
分の文字及びこれらの文字に付加すべき記号のキャラク
タジェネレータ２４に対する指定情報が順次、書き込ま
れる。その際、文字に付加すべき付加記号は、文字メモ
リ２２Ａにおけるその文字の記憶位置に対応する文字メ
モ！Ｊ２２Ｂｔたは２２Ｃの記憶位置に蓄積される。

同図において、記憶部２２ＡのＯ番地、１番地に記憶さ
れている文字指定情報ｒ４１Ｊ。

「４２」はそれぞれキャラクタジェネＶ−タ２４におけ
る標準文字「Ａ」、「Ｂ」の画素ノｑターンデータが格
納されている記憶領域の先頭アドレスを、また記憶部２
２Ｂの８０番地。

８１番地に記憶されている記号指定情報ｒｃ８Ｊ。

「２０」は同様に「ウムラウト」、「スペース」（すな
わち上部付加記号が付加されないこと）の画素１？ター
ンデータが格納されている記憶領域の先頭アドレスを、
更に記憶部２２Ｃの１６０番地、１６１番地に記憶され
ている記号指定情報「５Ｆ」は「アンダーパー」の画素
パターンデータが格納されている記憶領域の先頭アドレ
スを１６進数で示している。このことは、第３図に示す
ように、最初の文字「Ａ」にはラムライトとアンダーパ
ーが、次の文字「Ｂ」にはアンダーパーのみが付加され
ることを意味する。

次に、タイミング発生回路１６から出力される主走査ク
ロック３２はコラムカウンタ１８により計数され、コラ
ムカウンタ１８は主走査クロック３２を６個、計数する
毎にその出力４６をキャラクタカウンタ２０に出力する
。

キャラクタカウンタ２０はコラムカウンタ１８の出力４
６を計数してカウントアツプする。

この計数出力４Ｂは、文字メモリｚ２のアドレスをＯ番
地から７９番地まで指定するためのアドレスデータをア
ドレス変換器２８に与える。

一方、タイミング発生回路１６から出力される副走査ク
ロック３４がロウカウンタ２６により計数され、その計
数出力４０はアドレス変換器２８にも、送出される。

アドレス変換器２８では、キャラクタカウンタ２０から
出力されるアドレスデータ４８をロウカウンタ２６の計
数出力４０に基づいて変更し、または変更しないで文字
メモリ２２に出力する。

ここでロウカウンタ２６の計数出力が「１」。

換言すれば第３図において主走査線番号ＭがＭ＝１であ
るとする。この場合に、キャラクタカウンタ２０の計数
出力がｒＯＪである時は本来、文字メモリ２２の記憶部
２２ＡのＯ番地の記憶領域に記憶されている文字指定情
報「４工」からキャラクタジェネレータ２４における標
準文字「Ａ」の画素パターンデータが格納されている記
憶領域の先頭アドレスが読み出される筈である。しかし
ながら、アドレス変換器２８は既述した如くロウカウン
タ２６の計数出力、すなわち主走査線番号ＭがＭ＝１〜
２ではキャラクタカウンタ２Ｇの計数出力に値「８０」
を加算し、Ｍ＝３〜１０ではキャラクタカウンタ２０の
計数出力をそのまま出力し、更にＭ＝１１〜１２ではキ
ャラクタカウンタ２０の計数出力に値ｒ１６０Ｊを加算
した値をアドレスデータとして文字メモリ２２に出力す
る。従って本例の場合、キャラクタカウンタ２０の計数
出力が「０」である時には文字メモリ２２の記憶部２２
Ｂの８０番地の記憶領域に記憶されている記号指定情報
「Ｃ８」が読み出される。この指定情報に基づいてキャ
ラクタジェネレータ２４からは、「ウムラウト」の画素
パターンデータのうち画素番号ＮがＮ−＝１〜６である
並列６ビツトの画素データが出力４４に出力される。同
様に、キャラクタカウンタの計数出力が「１」である時
には、文字メモリ２２の記憶部２２Ｂの８１番地の記憶
領域に記憶されている記号指定情報「２０」が読み出さ
れ、この指定情報に基づいてキャラクタジェネレータ２
４より、「スペース」（白ドツトのみ）の画素パターン
データのうち画素番号Ｎ＝７〜１２の並列６ピツトの画
素データが出力される。同様にして、ロウカウンタ２６
の計数出力、すなわち主走査線番号ＭがＭ＝１〜２の範
囲では、文字メモリ２２においてキャラクタカウンタ２
０の計数出力に「８０」が加算されたアドレスから順次
、出力すべき文字の上部に付加される記号の記号指定情
報が読み出され、これらの記号の画素ツクターンデータ
がキャラクタジェネＶ−夕２４から出力されることにな
る。

次にＭ＝３〜１０の範囲では、アドレス変換器２８はキ
ャラクタカウンタ２０の計数出力をアドレスデータとし
てそのまま文字メモリ２２に出力するので、キャラクタ
カウンタの計数出力がθ〜７９の範囲で記憶部２２Ａよ
り順次、文字指定情報を読み出し、これらの文字指定情
報に基づいて、同様にしてキャラクタジェネＶ−夕２４
より各文字の画素ツクターンデータが出力４４に出力さ
れる。

更にＭ＝１１〜１２では、キャラクタカウンタ２０の計
数出力に対し、アドレス変換器２８によりｒ１６０ｊが
加算された値がアドレスデータとして文字メモリに出力
される。従ってキャラクタカウンタの計数出力がｒＯＪ
、ｒｌＪである時は、それぞれ記憶部２２Ｃの１６０番
地、１６１番地の記憶領域に格納されている記号指定情
報「５Ｆ」が読み出され、これらの記号指定情報に基づ
いてキャラクタジェネレータ２４ｊりｒアンダーバー」
の画素ノ？ターンテータが出力４４に出力される。

このようにして次々と各主走査線の画素・譬ターンがキ
ャラクタジェネＶ−夕２４から順次出力され、各主走査
線Ｍ＝１〜１２について画素番号Ｎ＝１〜４８０まで１
文字行、８０文字分の画素パターンデータの出力が終了
すると、すなわちキャラクタカウンタ２０及びロウカウ
ンタ２６のフルカウント計数が終了すると、終了検出回
路３０よりＣＰＵ　１０に割込信号５０が出力され、Ｃ
ＰＵｌ０は次の文字行の画素パターンデータの出力を行
なうための準備処理に移行する。これらの付加記号が付
加された文字は、たとえば第３図に示すように出力され
る。

このように本実施例では、キャラクタジェネレータ２４
には、通常の文字に付加される付加記号の画素パターン
も単独で格納される。勿論、通常の文字の画素パターン
における付加記号を付加すべき行については空白ドツト
が格納される。一方、出力すべき文字とこれに付加すべ
き付加記号の指定情報は、ＣＰＵ　１０から文字メモリ
２２Ａ、２２Ｂ、２２Ｃのそれぞれ対応する別々の記憶
位置に蓄積される。そこで文字メモリ２２からこれらの
指定情報を順次読み出してキャラクタジェネレータ２４
にアクセスし各文字の画素パターンを発生する際、アド
レス変換器２８は、付加記号を出力すべき行の主走査線
において、文字メモリ２２からの読出しアドレスを付加
記号の記憶位置を指定する値に変更する。これによって
、主走査線の順次形成においてキャラクタジェネレータ
２４からは、Ｍが１および２のときは上部付加記号の画
素ｉ４ターンが出力され、Ｍが３〜１０のときは通常の
文字の画素パターンが出力され、Ｍが１１および１２の
ときは下部付加記号の画素ノにターンが出力される。

以上に説明したように本実施例によれば、文字の上下に
アクセント記号などの付加記号が付加されるような複雑
な文字についても高速に画素／４’ターンを発生する画
素ノやター／発生装置を実現できる。

効果 本発明では、通常の文字に付加される付加記号の画素ノ
４ターンも単独でキャラクタジェネレータすなわち画素
・ぞターン発生手段の記憶装置に格納され、出力すべき
文字とこれに付加すべき付加記号の指定情報は、一時記
憶装置すなわち文字メモリの対応する別々の記憶位置に
蓄積される。文字メモリからこれらの指定情報を頴次読
み出してキャラクタジェネレータにアクセスし、各文字
の画素パターンを発生する際、付加記号を出力すべき行
の主走査線を形成する時は、文字メモリからの読出しア
ドレスを付加記号の記憶位置を指定する値に変更する。

このような構成をとることによって、付加記号付きの文
字についての画素・ぞターンデータを画素パターン発生
手段に格納する必要がなく、このような文字の上下にア
クセント記号等の付加記号が付加されるような複雑な文
字についても高速に画素パターンを発生させる画素パタ
ーン発生装置が得られる。

【図面の簡単な説明】

第１図は本発明に係る画素ノＥターン発生装置の一実施
例の構成を示すブロック図、 第２図は第１図に示した画素パターン発生装置における
文字メモリの記憶内容の一例を示す説明図、 第３図は画素パターンの出力状態の例を示す説明図であ
る。゛ 主要部分の符号の説明 １６・・・タイミング発生回路 １８・・・コラムカウンタ ｚＯ・・・キャラクタカウンタ ２２・・・文字メモリ ｚ４・・・キャラクタジェネレータ ２６・・・ロウカウンタ ２８・・・アドレス変換器 第１図 へｎ 第２図 第３図 面ｔ４Ｆ沙Ｎ□

Claims (1)

1. 【特許請求の範囲】 画素パターンとして出力すべき文字を指定する第１の指
   定情報が格納される第１の記憶位置、および該文字に付
   加される付加記号を指定する第２の指定情報が格納され
   る第２の記憶位置を含む記憶手段と、 第１の記憶位置のアドレスを順次発生する第１のタイミ
   ング発生手段と、 文字および付加記号の画素パターンデータが行単位に読
   出し可能な形でドットイメージで記憶され、第１または
   第２の指定情報が与えられると、それに対応する画素パ
   ターンデータを出力する画素パターン発生手段と、 画素パターンの１文字行における副走査位置を順次指定
   する第２のタイミング発生手段と、該指定された副走査
   位置が所定の範囲に含まれるときは、第１のタイミング
   発生手段の発生したアドレスを前記記憶手段に与え、該
   所定の範囲に含まれないときは、該アドレスを、該アド
   レスが示す第１の記憶位置に対応した第２の記憶位置を
   示すアドレスに変換して該記憶手段に与えるアドレス変
   換手段とを有し、 第２の指定情報は、第２の指定情報の示す付加記号を付
   加すべき文字の第１の指定情報が格納されている第１の
   記憶位置に対応する第２の記憶位置に格納され、 前記記憶手段は、前記アドレス変換手段から与えられた
   アドレスによって指定された記憶位置から第１または第
   ２の指定情報を前記画素パターン発生手段に与えること
   を特徴とする画素パターン発生装置。