JPS61237504A - 整流回路 - Google Patents
整流回路Info
- Publication number
- JPS61237504A JPS61237504A JP7783185A JP7783185A JPS61237504A JP S61237504 A JPS61237504 A JP S61237504A JP 7783185 A JP7783185 A JP 7783185A JP 7783185 A JP7783185 A JP 7783185A JP S61237504 A JPS61237504 A JP S61237504A
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- JP
- Japan
- Prior art keywords
- transistor
- transistors
- detection
- collector
- circuit
- Prior art date
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- Granted
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- Measurement Of Current Or Voltage (AREA)
- Rectifiers (AREA)
- Control Of Amplification And Gain Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は整流回路、特に自動利得制御装置やノイズリダ
クションシステム等に用いられる整流回路に関する。
クションシステム等に用いられる整流回路に関する。
自動利得制御装置等で用いられる整流回路に要求される
重要な性能のひとつは、その入力レベルの時間的な変化
に対する。整流出力の応答の速さである。特に、小さな
入力レベルから大きな入力レベルへ変化した時の整流出
力の応答時間（以後これを「アタックタイム」と呼ぶ）
は、重要な要因である。
重要な性能のひとつは、その入力レベルの時間的な変化
に対する。整流出力の応答の速さである。特に、小さな
入力レベルから大きな入力レベルへ変化した時の整流出
力の応答時間（以後これを「アタックタイム」と呼ぶ）
は、重要な要因である。
第２図を用いて、一般的な整流回路の過渡応答について
説明する。整流回路に第２図（ａ）のような信号が入力
された時、その出力は同図（ｂ）のようになる。この時
のアタックタイムがｔａである。同図（Ｃ）のような入
力レベルの変化量がより大きくなった場合の出力は、同
図（ｄｌのようになり、この時のアタックタイムｔａ’
はｔａより長くなる。
説明する。整流回路に第２図（ａ）のような信号が入力
された時、その出力は同図（ｂ）のようになる。この時
のアタックタイムがｔａである。同図（Ｃ）のような入
力レベルの変化量がより大きくなった場合の出力は、同
図（ｄｌのようになり、この時のアタックタイムｔａ’
はｔａより長くなる。
ところで、テープレコーダー等音響機器に用いられる自
動利得制御装置で更われる整流回路では。
動利得制御装置で更われる整流回路では。
良好な聴感を得るため、入力レベルの変化量が大きい時
のアタックタイムｔａ’は、入力レベルの変化量が小さ
い時のアタックタイムｔａと同等もしくは、それよりみ
じかい時間であることが求められることが多い。即ち、
ｔａ＝ｔａ’又はｔａ）ｔａ’である。
のアタックタイムｔａ’は、入力レベルの変化量が小さ
い時のアタックタイムｔａと同等もしくは、それよりみ
じかい時間であることが求められることが多い。即ち、
ｔａ＝ｔａ’又はｔａ）ｔａ’である。
従来、それを実現するために第４図のような整流回路が
用いられてきた。すなわち、信号源１′から入力端子２
′を介１．てトランジスタ１６のベースｌこ入力信号が
加えられる。このトランジスタ１６はベースが接地され
たトランジスタ１７．定電流源１８．負荷を構成するト
ランジスタ１９．２０とともに差動回路を形成している
。トランジスタ１６のコレクタからの出力はトランジス
タ２１と２２とのカレントミラーで取り出され、端子２
８から抵抗２３，２５、コンデンサ２４．２６、ダイオ
ード２７で構成される整流平滑回路に加えられ、入力信
号の正の半波に相当する整流出力が出力端子２９から取
り出される。過渡的に強入力レベルの信号が入力され、
端子２８の電位が出力端子２９の電位より、ダイオード
２７の動作電圧分より高くなると、ダイオード２７が導
通する。これによって、アタックタイムが決定される時
定数はダイオード２７の動作抵抗となり、アタックタイ
ムが速くなる。
用いられてきた。すなわち、信号源１′から入力端子２
′を介１．てトランジスタ１６のベースｌこ入力信号が
加えられる。このトランジスタ１６はベースが接地され
たトランジスタ１７．定電流源１８．負荷を構成するト
ランジスタ１９．２０とともに差動回路を形成している
。トランジスタ１６のコレクタからの出力はトランジス
タ２１と２２とのカレントミラーで取り出され、端子２
８から抵抗２３，２５、コンデンサ２４．２６、ダイオ
ード２７で構成される整流平滑回路に加えられ、入力信
号の正の半波に相当する整流出力が出力端子２９から取
り出される。過渡的に強入力レベルの信号が入力され、
端子２８の電位が出力端子２９の電位より、ダイオード
２７の動作電圧分より高くなると、ダイオード２７が導
通する。これによって、アタックタイムが決定される時
定数はダイオード２７の動作抵抗となり、アタックタイ
ムが速くなる。
しかしながら、かかる従来の整流回路では、アタックタ
イムが速くなる入力信号のレベルが、ダイオード２７の
順方向電圧ｖＦ１によって決定されこの順方向電圧ｖＦ
の変更は他の回路定数をも変えてしまうため１回路設計
上の自由度が制約されてしまうという欠点があった。
イムが速くなる入力信号のレベルが、ダイオード２７の
順方向電圧ｖＦ１によって決定されこの順方向電圧ｖＦ
の変更は他の回路定数をも変えてしまうため１回路設計
上の自由度が制約されてしまうという欠点があった。
本発明によれば、極性の等しい第１．第２のトランジス
タのエミッタが共通に接続され、この共通エミッタに前
記第１．第２のトランジスタに所定のバイアスを供給す
るバイアス回路を接続し、第１および第２のトランジス
タのベースを入力端子とし、第１１２のトランジスタの
コレクタ間に相等しい第１．第２の抵抗及び第３の抵抗
を直列接続し、第１と第２の抵抗との交点をバイアス電
源に接続し、第１および第２のトランジスタとは反対極
性の第３のトランジスタのベースを第１のトランジスタ
のコレクタに接続し、第３のトランジスタのエミッタと
第２および第３の抵抗の交点に接続し、第３のトランジ
スタと同一極性の第４のトランジスタのベースを第１の
トランジスタのコレクタに接続し、第４のトランジスタ
のエミッタを第２のトランジスタのコレクタに接続し。
タのエミッタが共通に接続され、この共通エミッタに前
記第１．第２のトランジスタに所定のバイアスを供給す
るバイアス回路を接続し、第１および第２のトランジス
タのベースを入力端子とし、第１１２のトランジスタの
コレクタ間に相等しい第１．第２の抵抗及び第３の抵抗
を直列接続し、第１と第２の抵抗との交点をバイアス電
源に接続し、第１および第２のトランジスタとは反対極
性の第３のトランジスタのベースを第１のトランジスタ
のコレクタに接続し、第３のトランジスタのエミッタと
第２および第３の抵抗の交点に接続し、第３のトランジ
スタと同一極性の第４のトランジスタのベースを第１の
トランジスタのコレクタに接続し、第４のトランジスタ
のエミッタを第２のトランジスタのコレクタに接続し。
第３および第４のトランジスタのコレクタを互いに接続
し出力端子とする整流回路を得る。
し出力端子とする整流回路を得る。
次１こ、本発明について図面を参照して説明する。
８ｇ１図は本発明の一実施例の回路図である。トランジ
スタ６．７は差動構成をなし、定電流源８によりバイア
スされている。抵抗３，４は等しい抵抗値を有し、差動
増幅器の負荷抵抗となっており、その負荷抵抗にトラン
ジスタ９のベースとエミッタがそれぞれ接続されている
。無信号の状態ではトランジスタ９のベースとエミッタ
は同電位であり、トランジスタ９はＯＦＦ状態である。
スタ６．７は差動構成をなし、定電流源８によりバイア
スされている。抵抗３，４は等しい抵抗値を有し、差動
増幅器の負荷抵抗となっており、その負荷抵抗にトラン
ジスタ９のベースとエミッタがそれぞれ接続されている
。無信号の状態ではトランジスタ９のベースとエミッタ
は同電位であり、トランジスタ９はＯＦＦ状態である。
信号源１より、入力端子２に信号が印加されると、トラ
ンジスタ９により検波され、そのコレクタに正の半波整
流波形が出力される。そしてトランジスタ９のコレクタ
に接続された、抵抗１１、コンデンサ１２により平滑さ
れ直流化される。従って出力端子１３には、入力端子２
＃ご印加された信号の大きさにほぼ比例した直流電圧が
現われる。
ンジスタ９により検波され、そのコレクタに正の半波整
流波形が出力される。そしてトランジスタ９のコレクタ
に接続された、抵抗１１、コンデンサ１２により平滑さ
れ直流化される。従って出力端子１３には、入力端子２
＃ご印加された信号の大きさにほぼ比例した直流電圧が
現われる。
さて、トランジスタ６．７のコレクタにそれぞれベース
、エミッタが接続されたトランジスタ１０は、抵抗４と
トランジスタ７のコレクタとの間に挿入されている抵抗
５により、その電位降下分だけ逆バイアスされている。
、エミッタが接続されたトランジスタ１０は、抵抗４と
トランジスタ７のコレクタとの間に挿入されている抵抗
５により、その電位降下分だけ逆バイアスされている。
従ってトランジスタ１０は、差動増幅器の出力−すなわ
ち、トランジスタ６．７のコレクターに現われる信号の
最大値が抵抗５の電位降下分以上になった時に動作する
。そして、トランジスタ１０のコレクタはトランジスタ
９のコレクタと接続されているので、出力端子１３に現
われる出力はトランジスタ９．１０の両方を足し合わせ
たものとなる。
ち、トランジスタ６．７のコレクターに現われる信号の
最大値が抵抗５の電位降下分以上になった時に動作する
。そして、トランジスタ１０のコレクタはトランジスタ
９のコレクタと接続されているので、出力端子１３に現
われる出力はトランジスタ９．１０の両方を足し合わせ
たものとなる。
つまり、抵抗５の電位降下分で決定されるトランジスタ
１０の動作しきい値より信号レベルが大きくなると、コ
ンデンサ１２への充電は、トランジスタ９によるものに
トランジスタ１０によるものが足し合わされ１時定数が
速くなり、アタックタイムが速くなるのである。そして
、トランジスタ１０が動作しはじめるしきい値は、抵抗
５及び定電流源８の値により、容易に任意に設定するこ
とができる。
１０の動作しきい値より信号レベルが大きくなると、コ
ンデンサ１２への充電は、トランジスタ９によるものに
トランジスタ１０によるものが足し合わされ１時定数が
速くなり、アタックタイムが速くなるのである。そして
、トランジスタ１０が動作しはじめるしきい値は、抵抗
５及び定電流源８の値により、容易に任意に設定するこ
とができる。
第１図では、正の半波整流をする場合についての例であ
るが、負の半波整流、また全波整流の場合でも同様の目
的が達つせられることは、言うまでもない。父、第１図
の回路では、正・負側電源を用いた場合の回路であるが
、正または負の単一電源を用いても実現できる。
るが、負の半波整流、また全波整流の場合でも同様の目
的が達つせられることは、言うまでもない。父、第１図
の回路では、正・負側電源を用いた場合の回路であるが
、正または負の単一電源を用いても実現できる。
第３図に本発明を両波整流で、正の単電源を用いた場合
の具体例を示す。＠３図において第１図と対応する部分
については同一番号で示し、説明をはぶく。第３図にお
いてコンデンサ３０は信号源の入力結合コンデンサであ
り、抵抗３１，３２゜３３及びトランジスタ３４．３５
は差動増幅器に所定のバイアスを与えるための回路であ
る。トランジスタ９′はトランジスタ９の正の半波整流
に対し負の半波整流をするもので、この２つで全波整流
を行なう。トランジスタ１０′もトランジスタ１０とふ
たつで全波整流をする。抵抗５′はトランジスタ１０に
対する抵抗５のように、トランジスタ１０’に対して逆
バイアスを与えるための抵抗である。トランジスタ３６
は、トランジスタ９ 、９’。
の具体例を示す。＠３図において第１図と対応する部分
については同一番号で示し、説明をはぶく。第３図にお
いてコンデンサ３０は信号源の入力結合コンデンサであ
り、抵抗３１，３２゜３３及びトランジスタ３４．３５
は差動増幅器に所定のバイアスを与えるための回路であ
る。トランジスタ９′はトランジスタ９の正の半波整流
に対し負の半波整流をするもので、この２つで全波整流
を行なう。トランジスタ１０′もトランジスタ１０とふ
たつで全波整流をする。抵抗５′はトランジスタ１０に
対する抵抗５のように、トランジスタ１０’に対して逆
バイアスを与えるための抵抗である。トランジスタ３６
は、トランジスタ９ 、９’。
１０．１０’による整流出力をさらに増幅する目的のも
のである。
のである。
以上説明したように、本発明は、信号変化量が大きい時
のアタックタイムを、それが小さい時より、より速くす
る整流回路を回路設計のより大きな自由度で得ることが
できる。さらに、本発明を集積回路化した場合、＠４図
の従来例では端子２８．２９は、集積回路の外部端子と
して取り出す必要があるが、本発明では、それに対応す
るものとしては、第１図における端子１３のみであるの
で、集積回路化した場合の外部端子の数を１本へらすこ
とができる効果がある。
のアタックタイムを、それが小さい時より、より速くす
る整流回路を回路設計のより大きな自由度で得ることが
できる。さらに、本発明を集積回路化した場合、＠４図
の従来例では端子２８．２９は、集積回路の外部端子と
して取り出す必要があるが、本発明では、それに対応す
るものとしては、第１図における端子１３のみであるの
で、集積回路化した場合の外部端子の数を１本へらすこ
とができる効果がある。
第１図は、本発明の一実施例の回路図、第２図は、一般
的な整流回路での入・出力波形の概略図で、同図（ａ）
はある瞬間に瞬時にレベルが増加する信号の波形、同図
（ｂ）は同図（ａ）の信号が入力された時の整流回路の
出力波形、同図（Ｃ）は同図（ａ）より信号の変化量が
大きい場合の信号の波形、同図（ｄ）は同図（Ｃ）に対
する出力波形である。第３図は本発明の他の実捲例の回
路図、第４図は従来の整流回路の回路図である。 １．１′・・・・・・信号源、２，２′・・・・・・入
力端子、３゜４．５．５’、１１．２３．２５，３１，
３２゜３３・・・・・・抵抗、６，７，９，１０，１６
，１７゜１９．２０，２１，２２．３４，３５，３６・
・・・・・トランジスタ、８．１８・・・・・・定電流
源、１２゜２４．２６，３０，３７・・・・・・コンデ
ンサ、１３・・・・・・出力端子、２７・・・・・・ダ
イオード−２８，２９・・・端子。 代理人 弁理士 内 原 ヨ。 （、− ！ ＆号デ分 ２ 人力ｊ８′＋ ３〜５＃蕎 ｌ〜７ Ｆヲンジズ７ ３ メび「績フ求 り〜π ドランシズグ ｌ／ 抵ｆ敞 ／Ｚづオ゛ンプ ／３ 止力漏手 （ｂ） （、ｚ） ＄ ２ 回 Ｚ 社トラｊ泳 ７３ 止が端１２ 人−
１１ｇａ１３ρ 入〃結合ユｉ）す３弓は′、ｆ氏ｄ
３１〜３３ 爪坑Ｚ、７ トランジ
ス７ ３句ｌ トラ〉ジズダ外り：π、／ρ′トラ
〉ン′スク ３７ コ〉テじす／／ ネ
（躬乞 ／２ づンチ゛〉■ ／／ ７ｇ号沸 ２′ 人７焉子 βｋ１７ トランシ゛又グ 〃 光電１酔仲 ｌか２２ ）ランジ゛スゲ ２３、２５抵坑 ２１．２／ プンデ〉す ２７ ダイオード ２３．２２端子
的な整流回路での入・出力波形の概略図で、同図（ａ）
はある瞬間に瞬時にレベルが増加する信号の波形、同図
（ｂ）は同図（ａ）の信号が入力された時の整流回路の
出力波形、同図（Ｃ）は同図（ａ）より信号の変化量が
大きい場合の信号の波形、同図（ｄ）は同図（Ｃ）に対
する出力波形である。第３図は本発明の他の実捲例の回
路図、第４図は従来の整流回路の回路図である。 １．１′・・・・・・信号源、２，２′・・・・・・入
力端子、３゜４．５．５’、１１．２３．２５，３１，
３２゜３３・・・・・・抵抗、６，７，９，１０，１６
，１７゜１９．２０，２１，２２．３４，３５，３６・
・・・・・トランジスタ、８．１８・・・・・・定電流
源、１２゜２４．２６，３０，３７・・・・・・コンデ
ンサ、１３・・・・・・出力端子、２７・・・・・・ダ
イオード−２８，２９・・・端子。 代理人 弁理士 内 原 ヨ。 （、− ！ ＆号デ分 ２ 人力ｊ８′＋ ３〜５＃蕎 ｌ〜７ Ｆヲンジズ７ ３ メび「績フ求 り〜π ドランシズグ ｌ／ 抵ｆ敞 ／Ｚづオ゛ンプ ／３ 止力漏手 （ｂ） （、ｚ） ＄ ２ 回 Ｚ 社トラｊ泳 ７３ 止が端１２ 人−
１１ｇａ１３ρ 入〃結合ユｉ）す３弓は′、ｆ氏ｄ
３１〜３３ 爪坑Ｚ、７ トランジ
ス７ ３句ｌ トラ〉ジズダ外り：π、／ρ′トラ
〉ン′スク ３７ コ〉テじす／／ ネ
（躬乞 ／２ づンチ゛〉■ ／／ ７ｇ号沸 ２′ 人７焉子 βｋ１７ トランシ゛又グ 〃 光電１酔仲 ｌか２２ ）ランジ゛スゲ ２３、２５抵坑 ２１．２／ プンデ〉す ２７ ダイオード ２３．２２端子
Claims (1)
- 極性の等しい第１第２のトランジスターのエミッタが共
通に接続され、該共通エミッタに前記第１、第２のトラ
ンジスターに所定のバイアスを供給するバイアス回路を
接続し、前記第１、第２のトランジスターのベースを入
力端子とし、前記第１、第２のトランジスターのコレク
タ間に相等しい第１、第２の抵抗及び第３の抵抗を直列
接続し、該第１、第２の抵抗の交点をバイアス電源に接
続し、前記第１、第２のトランジスターとは反対極性の
第３のトランジスターのベースを前記第１のトランジス
ターのコレクターに接続し、該第３のトランジスターの
エミッタを前記第２、第３の抵抗の交点に接続し、前記
第３のトランジスターと同一極性の第４のトランジスタ
ーのベースを前記第１のトランジスターのコレクターに
接続し、該第４のトランジスターのエミッタを前記第２
のトランジスターのコレクターに接続し、前記第３、第
４のトランジスターのコレクターを互いに出力端子に接
続したことを特徴とする整流回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7783185A JPS61237504A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7783185A JPS61237504A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61237504A true JPS61237504A (ja) | 1986-10-22 |
| JPH0226405B2 JPH0226405B2 (ja) | 1990-06-11 |
Family
ID=13644985
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7783185A Granted JPS61237504A (ja) | 1985-04-12 | 1985-04-12 | 整流回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61237504A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093416A1 (fr) * | 2000-05-31 | 2001-12-06 | Sony Corporation | Circuit de detection de puissance et demodulateur comprenant ledit circuit |
| WO2004055970A1 (ja) * | 2002-11-29 | 2004-07-01 | Dneso Corporation | 起動信号出力回路及び判定回路 |
-
1985
- 1985-04-12 JP JP7783185A patent/JPS61237504A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001093416A1 (fr) * | 2000-05-31 | 2001-12-06 | Sony Corporation | Circuit de detection de puissance et demodulateur comprenant ledit circuit |
| US6710716B1 (en) | 2000-05-31 | 2004-03-23 | Sony Corporation | Power detecting circuit and demodulator comprising the same |
| WO2004055970A1 (ja) * | 2002-11-29 | 2004-07-01 | Dneso Corporation | 起動信号出力回路及び判定回路 |
| US7209842B2 (en) | 2002-11-29 | 2007-04-24 | Denso Corporation | Activation signal output circuit and determination circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0226405B2 (ja) | 1990-06-11 |
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