JPS61229349A - Ｍｏｓキヤパシタの製造方法 - Google Patents
Ｍｏｓキヤパシタの製造方法Info
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- JPS61229349A JPS61229349A JP60070278A JP7027885A JPS61229349A JP S61229349 A JPS61229349 A JP S61229349A JP 60070278 A JP60070278 A JP 60070278A JP 7027885 A JP7027885 A JP 7027885A JP S61229349 A JPS61229349 A JP S61229349A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
-
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-
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-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/92—Capacitors having potential barriers
- H01L29/94—Metal-insulator-semiconductors, e.g. MOS
- H01L29/945—Trench capacitors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＭＯ８キャパシタの製造方法、特にＭＯＳダイ
ナミックＲＡＭ（以後ＤＲＡＭと記す）の製作に好適な
ＭＯＳキャパシタの製造方法に関するものである。
ナミックＲＡＭ（以後ＤＲＡＭと記す）の製作に好適な
ＭＯＳキャパシタの製造方法に関するものである。
従来の技術
近年、ＤＲＡＭの集積度の向上に対する取シ組みが進み
数メガピットの大容量のものが報告されるに至ってきて
いるが、記憶容量を大きくするに伴いチップサイズが大
きくなる傾向にあシ、実用化するにはメモリセルをさら
に、Ｊ）形にして高密度化を図る必要がある。
数メガピットの大容量のものが報告されるに至ってきて
いるが、記憶容量を大きくするに伴いチップサイズが大
きくなる傾向にあシ、実用化するにはメモリセルをさら
に、Ｊ）形にして高密度化を図る必要がある。
１ビツト当シのメモリセル面積は、２５６キロビツトの
ＤＲＡＭでは６０〜７０μ−であるが、１メガビツトで
は２０〜３０μｍ３以下にしなければならない。しかし
、ソフトエラーやノイズマージンなどを考慮するとメモ
リセルを構成するキャパシタ容量を２６６キロビツトの
ＤＲＡＭとほぼ一定とする必要がある。
ＤＲＡＭでは６０〜７０μ−であるが、１メガビツトで
は２０〜３０μｍ３以下にしなければならない。しかし
、ソフトエラーやノイズマージンなどを考慮するとメモ
リセルを構成するキャパシタ容量を２６６キロビツトの
ＤＲＡＭとほぼ一定とする必要がある。
メモリセル面積を小さくしながらもメモリセルキャパシ
タの容量を２６６キロビウトのＤＲＡＭとほぼ等しく保
つには、キャパシタの構成要素である絶縁膜（以後キャ
パシタ絶縁膜と記す）の実効膜厚を薄くする方法や実効
面積を大きくする方法などがある。
タの容量を２６６キロビウトのＤＲＡＭとほぼ等しく保
つには、キャパシタの構成要素である絶縁膜（以後キャ
パシタ絶縁膜と記す）の実効膜厚を薄くする方法や実効
面積を大きくする方法などがある。
ところで、前者の方法には、二酸化珪素膜を１０〜１５
ｎｍより薄くすることがピンホール等の観点から困難で
あるから限界がある。
ｎｍより薄くすることがピンホール等の観点から困難で
あるから限界がある。
一方、このような不都合を除くため半導体基板に数μｍ
の深さの溝を堀シ、この内壁にキャパシタを形成するこ
とによシキャパシタの実効面積を大きくする溝形キャパ
シタの製造方法については知られている。
の深さの溝を堀シ、この内壁にキャパシタを形成するこ
とによシキャパシタの実効面積を大きくする溝形キャパ
シタの製造方法については知られている。
以下、この方法により製作されたＤＲＡＭメモリセルの
構造断切図を示した第２図を参照しながら製造方法につ
いて説明する。なお、図は素子分離領域の様子がわかシ
やすいように分離領域を挾んだ２ビツトのメモリセルか
配置された部分を表している。
構造断切図を示した第２図を参照しながら製造方法につ
いて説明する。なお、図は素子分離領域の様子がわかシ
やすいように分離領域を挾んだ２ビツトのメモリセルか
配置された部分を表している。
まず、ｐ形シリコン基板１に選択酸化法によ多素子分離
領域２を形成した後、素子分離領域２に接し、かつ、こ
れを挾むシリコン基板１の領域に反応性イオンエツチン
グなどの異方性エツチングによシ深さ約４μｍの溝３を
形成する。この溝３の内壁にＭＯＳキャパシタ用の絶縁
膜４を形成した後、この絶縁膜４上に多結晶シリコン膜
６を形成し、さらに多結晶シリコン膜６によシ溝３を埋
め表面を平坦化した後、前記多結晶シリコン膜５と６を
選択的に除去し、キャパシタ電極パターンを形成する。
領域２を形成した後、素子分離領域２に接し、かつ、こ
れを挾むシリコン基板１の領域に反応性イオンエツチン
グなどの異方性エツチングによシ深さ約４μｍの溝３を
形成する。この溝３の内壁にＭＯＳキャパシタ用の絶縁
膜４を形成した後、この絶縁膜４上に多結晶シリコン膜
６を形成し、さらに多結晶シリコン膜６によシ溝３を埋
め表面を平坦化した後、前記多結晶シリコン膜５と６を
選択的に除去し、キャパシタ電極パターンを形成する。
次に、ＭＯＳキャパシタの電極とワードラインとを絶縁
するための眉間絶縁膜７を形成した後、アクセス用Ｍｏ
Ｓトランジスタのゲート絶縁膜８を形成し、このゲート
絶縁膜上に低抵抗の金属からなるゲート電極９およびこ
れにつながるワードライン９１を形成し、さらにアクセ
ス用ＭＯＳトランジスタのソースならびにドレイン領域
となるｎ形の拡散領域１ｏと１０１を形成する。なお、
この拡散領域１ｏと１０１はメモリの読み込みと読み出
しによシ、ソース領域になったりドレイン領域になった
シする。
するための眉間絶縁膜７を形成した後、アクセス用Ｍｏ
Ｓトランジスタのゲート絶縁膜８を形成し、このゲート
絶縁膜上に低抵抗の金属からなるゲート電極９およびこ
れにつながるワードライン９１を形成し、さらにアクセ
ス用ＭＯＳトランジスタのソースならびにドレイン領域
となるｎ形の拡散領域１ｏと１０１を形成する。なお、
この拡散領域１ｏと１０１はメモリの読み込みと読み出
しによシ、ソース領域になったりドレイン領域になった
シする。
次に、眉間絶縁膜１１を形成した後、拡散領域１ｏとこ
の拡散領域内に形成された開口１２を通して接続される
アルミニウム配線からなるビットライン１３を形成する
ことによりメモリセルが形成される。
の拡散領域内に形成された開口１２を通して接続される
アルミニウム配線からなるビットライン１３を形成する
ことによりメモリセルが形成される。
この製造方法では、シリコン基板に溝を堀ることによシ
３次元的にＭＯＳキャパシタを形成して約ｅｏｆＦの容
量を得、しかも素子面積の縮小を図ることができる。
３次元的にＭＯＳキャパシタを形成して約ｅｏｆＦの容
量を得、しかも素子面積の縮小を図ることができる。
第３図は上記の製造方法によシ形成されたメモリセルの
１ビツトの等価回路を示す図であシ、アクセス用ＭＯ８
）ランジスタ１４のソースあるいはドレインとなる一方
の電極がピットライン１３に、他方の電極がキャパシタ
１６に接続され、ゲート電極９がワードライン９１に接
続された回路構成となっている。
１ビツトの等価回路を示す図であシ、アクセス用ＭＯ８
）ランジスタ１４のソースあるいはドレインとなる一方
の電極がピットライン１３に、他方の電極がキャパシタ
１６に接続され、ゲート電極９がワードライン９１に接
続された回路構成となっている。
発明が解決しようとする問題点
従来の方法では、シリコン基板に溝を堀り、この内壁に
キャパシタを形成することによシメモリセルの面積の縮
小を図っている。しかし、溝形キャパシタを選択酸化法
によシ形成した素子分離領域の両側に接して形成した場
合、隣接するキャパシタ間でパンチスルーが起こシ分離
幅を小さくすることが困難となる。例えば、（１００）
結晶面をもつ比抵抗が４Ω閏のｐ形シリコン基板を用い
、溝間距離を２．６μｍに設定して溝形キャパシタを形
成し、基板バイアスが一３ｖの条件でパンチスルー電圧
を測定すると約２０Ｖのパンチスルー電圧が得られたが
、溝間距離を２．０μｍとした場合には同様の測定条件
でパンチスルー電圧は約２ｖまで急激に低下する。なお
、パンチスルー電圧は基板濃度を高くすることによシ向
上するが、比抵抗が１Ω個の基板を用いても溝間距離を
１．５μｍとするとパンチスルー電圧は１〜２ｖまで低
下するため溝間距離を２μｍ以下の小さな値とすること
は殆ど不可能である。このため素子間耐圧の面で高集積
化に限界がある。また、素子分離に選択酸化法が採用さ
れているためバーズビークの発生が避けられず高集積化
が図れない問題点もある。
キャパシタを形成することによシメモリセルの面積の縮
小を図っている。しかし、溝形キャパシタを選択酸化法
によシ形成した素子分離領域の両側に接して形成した場
合、隣接するキャパシタ間でパンチスルーが起こシ分離
幅を小さくすることが困難となる。例えば、（１００）
結晶面をもつ比抵抗が４Ω閏のｐ形シリコン基板を用い
、溝間距離を２．６μｍに設定して溝形キャパシタを形
成し、基板バイアスが一３ｖの条件でパンチスルー電圧
を測定すると約２０Ｖのパンチスルー電圧が得られたが
、溝間距離を２．０μｍとした場合には同様の測定条件
でパンチスルー電圧は約２ｖまで急激に低下する。なお
、パンチスルー電圧は基板濃度を高くすることによシ向
上するが、比抵抗が１Ω個の基板を用いても溝間距離を
１．５μｍとするとパンチスルー電圧は１〜２ｖまで低
下するため溝間距離を２μｍ以下の小さな値とすること
は殆ど不可能である。このため素子間耐圧の面で高集積
化に限界がある。また、素子分離に選択酸化法が採用さ
れているためバーズビークの発生が避けられず高集積化
が図れない問題点もある。
さらに、溝堀シ工程および熱処理工程でシリコン基板に
発生する結晶欠陥などが、基板リークやキャパシタ絶縁
膜の欠陥を引き起こす。これらの問題が大容量メモリの
製造の大きな障害となっている。
発生する結晶欠陥などが、基板リークやキャパシタ絶縁
膜の欠陥を引き起こす。これらの問題が大容量メモリの
製造の大きな障害となっている。
問題点を解決するための手段
本発明の製造方法は、一導電形の半導体基板の主面に第
１の溝を形成し、同溝の内壁を第１の絶縁膜で覆った後
、絶縁体あるいは半導体材料で前記第１の溝内部を埋め
、基板表面が平坦化された素子分離領域を形成する工程
と、同素子分離領域の側面に接し、かつ同素子分離領域
を挾んで対向する２つ以上の第２の溝を形成する工程と
、同第２の溝の内壁全面に前記半導体基板とは逆導電形
の第１の多結晶シリコン膜を形成する工程と、同第１の
多結晶シリコン膜表面上に第２の絶縁膜を形成する工程
と、同絶縁膜上に更に導電性を有する第２の多結晶シリ
コン膜を形成し前記第２の溝を埋める工程上を経て、前
記第２のＪ１８縁膜を誘電体層とし、前記第１および第
２の多結晶シリコン膜を電極とするキャパシタを形成す
るものである。
１の溝を形成し、同溝の内壁を第１の絶縁膜で覆った後
、絶縁体あるいは半導体材料で前記第１の溝内部を埋め
、基板表面が平坦化された素子分離領域を形成する工程
と、同素子分離領域の側面に接し、かつ同素子分離領域
を挾んで対向する２つ以上の第２の溝を形成する工程と
、同第２の溝の内壁全面に前記半導体基板とは逆導電形
の第１の多結晶シリコン膜を形成する工程と、同第１の
多結晶シリコン膜表面上に第２の絶縁膜を形成する工程
と、同絶縁膜上に更に導電性を有する第２の多結晶シリ
コン膜を形成し前記第２の溝を埋める工程上を経て、前
記第２のＪ１８縁膜を誘電体層とし、前記第１および第
２の多結晶シリコン膜を電極とするキャパシタを形成す
るものである。
作用
本発明の製造方法によれば、素子分離を分離耐圧が高く
、かつ幅が縮小された溝形にすることが ・できる。
、かつ幅が縮小された溝形にすることが ・できる。
さらに、溝形キャパシタの内壁に多結晶シリコン膜を形
成し、この上にキャパシタの絶縁膜を形成するので、基
板に発生した結晶欠陥の影響を受けることのない領域に
キャパシタ絶縁膜を形成することができる。
成し、この上にキャパシタの絶縁膜を形成するので、基
板に発生した結晶欠陥の影響を受けることのない領域に
キャパシタ絶縁膜を形成することができる。
実施例
本発明を適用したＤＲＡＭの製造方法の実施例を第１図
の工程フローチャートを参照しながら説明する。
の工程フローチャートを参照しながら説明する。
まず、ｐ形シリコン基板１６０表面上に、二酸化珪素膜
１７を形成し、写真食刻法によ多素子分離領域となる部
分に幅１μｍの開口１８を形成する（第１図ａ）。
１７を形成し、写真食刻法によ多素子分離領域となる部
分に幅１μｍの開口１８を形成する（第１図ａ）。
次に、二酸化珪素膜１７をマスクとしてＣＯＮ２および
０２などを用いた反応性イオンエツチングを施し、シリ
コン基板１６に深さ６μｍ１幅１μｍの溝１９を形成す
る。つづいて、ポロンをイオン注入し溝１９の底部にチ
ャンネルストッパ領域２０を形成する（第１図ｂ）。
０２などを用いた反応性イオンエツチングを施し、シリ
コン基板１６に深さ６μｍ１幅１μｍの溝１９を形成す
る。つづいて、ポロンをイオン注入し溝１９の底部にチ
ャンネルストッパ領域２０を形成する（第１図ｂ）。
次に、溝１９の内壁とシリコン基板１６の表面を熱酸化
した後、ＣＶＤ法により二酸化珪素を被着して溝１９を
二酸化珪素２１で埋め素子分離領域２２を形成する（第
１図Ｃ）。
した後、ＣＶＤ法により二酸化珪素を被着して溝１９を
二酸化珪素２１で埋め素子分離領域２２を形成する（第
１図Ｃ）。
なお、溝１９を埋める方法として溝１９の内壁に二酸化
珪素を形成した後、ＣＶＤ法によシ多結晶シリコン層を
形成し、この多結晶シリコン層で＃ｌ１１９を埋める方
法もある。つづいて、シリコン基板１６の主面上に形成
された二酸化珪素膜１７と２１をエツチングによシ全面
除去する（第１図ｄ）。
珪素を形成した後、ＣＶＤ法によシ多結晶シリコン層を
形成し、この多結晶シリコン層で＃ｌ１１９を埋める方
法もある。つづいて、シリコン基板１６の主面上に形成
された二酸化珪素膜１７と２１をエツチングによシ全面
除去する（第１図ｄ）。
次に、シリコン基板１６の表面に新たに二酸化珪素２３
を形成し、さらに写真食刻法によ多素子分離領域２２の
両側に位置し、しかも素子分離領域に接する領域に溝形
キャパシタ形成用の開口を設ける。この後、この開口の
内部に露出するシリコン基板部分に反応性イオンエツチ
ングを施し、シリコン基板１６に深さ４μｍ１幅１μｍ
の溝２４を形成する。この溝２４は素子分離領域２２の
両側に位置し、しかも素子分離領域２２に接する構造と
なる（第１図ｅ）。
を形成し、さらに写真食刻法によ多素子分離領域２２の
両側に位置し、しかも素子分離領域に接する領域に溝形
キャパシタ形成用の開口を設ける。この後、この開口の
内部に露出するシリコン基板部分に反応性イオンエツチ
ングを施し、シリコン基板１６に深さ４μｍ１幅１μｍ
の溝２４を形成する。この溝２４は素子分離領域２２の
両側に位置し、しかも素子分離領域２２に接する構造と
なる（第１図ｅ）。
次に、リン（Ｐ）を含んだ多結晶シリコン膜２５を溝２
４の内壁に膜厚２００μｍ程成長させた後、この多結晶
シリコン膜２５に含ませたリンをシリコン基板１６に拡
散させてｎ膨拡散層２６を形成し、シリコン基板１６と
多結晶シリコン膜２６を電気的に接続する（第１図ｆ）
。
４の内壁に膜厚２００μｍ程成長させた後、この多結晶
シリコン膜２５に含ませたリンをシリコン基板１６に拡
散させてｎ膨拡散層２６を形成し、シリコン基板１６と
多結晶シリコン膜２６を電気的に接続する（第１図ｆ）
。
次に、レジスト（図示せず）を全面に塗布して＄２４を
レジストで埋めた後、表面のレジスト膜を酸素ガスを用
いた反応性イオンエツチングによシ除去し、＄２４の内
部にのみレジストを残す。
レジストで埋めた後、表面のレジスト膜を酸素ガスを用
いた反応性イオンエツチングによシ除去し、＄２４の内
部にのみレジストを残す。
この状態で表面の多結晶シリコン膜２６と二酸化珪素膜
２３を順次除去する。この後、溝２４の内部にあるレジ
ストを除去する（第１図ｑ）。
２３を順次除去する。この後、溝２４の内部にあるレジ
ストを除去する（第１図ｑ）。
次に、キャパシタ絶縁膜として実効酸化膜厚が１５ ｎ
ｍとなるように二酸化珪素膜２７を形成する。この上に
キャパシタの他方の電極となるリン含有の多結晶シリコ
ン膜２８を５００ｎｍの厚さに形成し、１μｍ幅の溝を
埋め表面を平坦化する（第１図ｈ）。
ｍとなるように二酸化珪素膜２７を形成する。この上に
キャパシタの他方の電極となるリン含有の多結晶シリコ
ン膜２８を５００ｎｍの厚さに形成し、１μｍ幅の溝を
埋め表面を平坦化する（第１図ｈ）。
次に、表面の多結晶シリコン膜２８を選択的に除去し、
キャパシタの電極パターンを形成する。
キャパシタの電極パターンを形成する。
その後、アクセスＭＯ８）ランジスタのゲート酸化膜２
９を形成し、つづいてキャパシタ電極とワードラインと
を絶縁する眉間絶縁膜３ｏを形成し、タングステンある
いはアルミニウムによるゲート電極３１およびこれにつ
ながるワードライン３２を形成した後、ソースあるいは
ドレイン領域となるｎ形の拡散領域３３と３４を形成す
る（第１図１）。
９を形成し、つづいてキャパシタ電極とワードラインと
を絶縁する眉間絶縁膜３ｏを形成し、タングステンある
いはアルミニウムによるゲート電極３１およびこれにつ
ながるワードライン３２を形成した後、ソースあるいは
ドレイン領域となるｎ形の拡散領域３３と３４を形成す
る（第１図１）。
つづいて、ワードライン３２とビットラインとを絶縁す
る眉間絶縁膜３６を形成し、その後、ｎ形の拡散領域３
３内に電極形成用の開口を形成し、ビットライン３６の
一端がこの開口に接続されるようにアルミニウム配線を
選択的に形成する。
る眉間絶縁膜３６を形成し、その後、ｎ形の拡散領域３
３内に電極形成用の開口を形成し、ビットライン３６の
一端がこの開口に接続されるようにアルミニウム配線を
選択的に形成する。
最後に、保護膜（図示せず）を形成することによ＃）Ｄ
ＲＡＭのメモリセルが完成する（第１図１）。
ＲＡＭのメモリセルが完成する（第１図１）。
なお、実施例に示される溝２４の内壁の基板側に形成さ
れたｎ膨拡散層２６を省略してもよく、この場合には、
キャパシタ容量が約１０ｑｂ減少するが、メモリセル面
積の縮小効果は変わらない。
れたｎ膨拡散層２６を省略してもよく、この場合には、
キャパシタ容量が約１０ｑｂ減少するが、メモリセル面
積の縮小効果は変わらない。
このように本発明のＭＯＳキャパシタの製造方法によシ
形成されたＤＲＡＭのメモリセルは、素子分離幅および
キャパシタ溝幅を１μｍと縮小しながらも容量はｅｏｆ
Ｆ得られる。
形成されたＤＲＡＭのメモリセルは、素子分離幅および
キャパシタ溝幅を１μｍと縮小しながらも容量はｅｏｆ
Ｆ得られる。
しかも、素子分離溝幅を１μｍにしても基板比抵抗が４
〜δΩ国で素子間耐圧は２０Ｖも得ることができる。
〜δΩ国で素子間耐圧は２０Ｖも得ることができる。
発明の効果
本発明のＭＯＳキャパシタの製造方法によれば、溝構造
の素子分離領域の側面に接して溝構造のキャパシタを形
成し、分離溝幅を１μｍ程度にまで縮小しながらも分離
耐圧を向上することができる効果が奏される。
の素子分離領域の側面に接して溝構造のキャパシタを形
成し、分離溝幅を１μｍ程度にまで縮小しながらも分離
耐圧を向上することができる効果が奏される。
さらに、この製造方法をＤＲＡＭに使用すれば、キャパ
シタ形成用の溝内壁に多結晶シリコン膜を形成した後に
、この上に絶縁膜を形成するので、ＤＲＡＭ用キャパシ
タ絶縁膜はシリコン基板に発生した加工歪等による欠陥
の影響を受けることなく、絶縁耐圧が高く、しかも、キ
ャパシタに蓄積された電荷がリークにより自然消滅する
時間（ポーズタイム）の特性も改善されたものが得られ
る。
シタ形成用の溝内壁に多結晶シリコン膜を形成した後に
、この上に絶縁膜を形成するので、ＤＲＡＭ用キャパシ
タ絶縁膜はシリコン基板に発生した加工歪等による欠陥
の影響を受けることなく、絶縁耐圧が高く、しかも、キ
ャパシタに蓄積された電荷がリークにより自然消滅する
時間（ポーズタイム）の特性も改善されたものが得られ
る。
第１図は本発明のＭＯＳキャパシタの製造方法を適用し
たＤＲＡＭの製造方法の工程断面図によるフローチャー
ト、第２図は溝形キャパシタ構造によるＤＲＡＭのメモ
リセルの断面図、第３図は１メモリセルによるＤＲＡＭ
の等価回路図である。 １６・・・・・・ｐ形シリコン基板、２２・・・・・・
素子分離領域、２４・・・・・・溝、２５．２８・・・
・・−多結晶シリコン膜、２６・・・−・・ｎ形拡散領
域、２７・・・・・・絶縁膜、２９・・・・・・ゲート
絶縁膜、３０．３５・・・・・・層間絶縁膜、３１・・
・・・・ゲート電極、３２・・・・・・ワードライン、
３３．３４・・・・・・ｎ形拡散領域、３６・・・・・
・ビットライン。
たＤＲＡＭの製造方法の工程断面図によるフローチャー
ト、第２図は溝形キャパシタ構造によるＤＲＡＭのメモ
リセルの断面図、第３図は１メモリセルによるＤＲＡＭ
の等価回路図である。 １６・・・・・・ｐ形シリコン基板、２２・・・・・・
素子分離領域、２４・・・・・・溝、２５．２８・・・
・・−多結晶シリコン膜、２６・・・−・・ｎ形拡散領
域、２７・・・・・・絶縁膜、２９・・・・・・ゲート
絶縁膜、３０．３５・・・・・・層間絶縁膜、３１・・
・・・・ゲート電極、３２・・・・・・ワードライン、
３３．３４・・・・・・ｎ形拡散領域、３６・・・・・
・ビットライン。
Claims (2)
- （１）一導電形の半導体基板の主面に第１の溝を形成し
、同溝の内壁を第１の絶縁膜で覆った後、絶縁体あるい
は半導体材料で前記第１の溝内部を埋め、基板表面が平
坦化された素子分離領域を形成する工程と、同素子分離
領域の側面に接し、かつ同素子分離領域を挾んで対向す
る２つ以上の第２の溝を形成する工程と、同第２の溝の
内壁全面に前記半導体基板とは逆導電形の第１の多結晶
シリコン膜を形成する工程と、同第１の多結晶シリコン
膜表面上に第２の絶縁膜を形成する工程と、同絶縁膜上
に更に導電性を有する第２の多結晶シリコン膜を形成し
前記第２の溝を埋める工程とを経て、前記第２の絶縁膜
を誘電体層とし、前記第１および第２の多結晶シリコン
膜を電極とするキャパシタを形成することを特徴とする
ＭＯＳキャパシタの製造方法。 - （２）第２の溝の内壁の一導電形の半導体基板にこれと
は逆導電形の拡散領域を形成することを特徴とする特許
請求の範囲第１項に記載のＭＯＳキャパシタの製造方法
。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070278A JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
| DE8686302450T DE3679698D1 (de) | 1985-04-03 | 1986-04-02 | Mos-kondensator und verfahren zu seiner herstellung. |
| EP86302450A EP0197762B1 (en) | 1985-04-03 | 1986-04-02 | Mos capacitor and method of manufacturing the same |
| US07/171,177 US4797719A (en) | 1985-04-03 | 1988-03-21 | MOS capacitor with direct polycrystalline contact to grooved substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60070278A JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229349A true JPS61229349A (ja) | 1986-10-13 |
| JP2604705B2 JP2604705B2 (ja) | 1997-04-30 |
Family
ID=13426872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60070278A Expired - Lifetime JP2604705B2 (ja) | 1985-04-03 | 1985-04-03 | Ｍｏｓキヤパシタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4797719A (ja) |
| EP (1) | EP0197762B1 (ja) |
| JP (1) | JP2604705B2 (ja) |
| DE (1) | DE3679698D1 (ja) |
Cited By (2)
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| JPS63239971A (ja) * | 1987-03-27 | 1988-10-05 | Sony Corp | メモリ装置の製造方法 |
| JPH01287956A (ja) * | 1987-07-10 | 1989-11-20 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
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| EP0996149A1 (en) * | 1998-10-23 | 2000-04-26 | STMicroelectronics S.r.l. | Manufacturing method for an oxide layer having high thickness |
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Citations (2)
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| JPH0665225B2 (ja) * | 1984-01-13 | 1994-08-22 | 株式会社東芝 | 半導体記憶装置の製造方法 |
-
1985
- 1985-04-03 JP JP60070278A patent/JP2604705B2/ja not_active Expired - Lifetime
-
1986
- 1986-04-02 DE DE8686302450T patent/DE3679698D1/de not_active Expired - Lifetime
- 1986-04-02 EP EP86302450A patent/EP0197762B1/en not_active Expired
-
1988
- 1988-03-21 US US07/171,177 patent/US4797719A/en not_active Expired - Lifetime
Patent Citations (2)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE3679698D1 (de) | 1991-07-18 |
| EP0197762A2 (en) | 1986-10-15 |
| EP0197762B1 (en) | 1991-06-12 |
| JP2604705B2 (ja) | 1997-04-30 |
| US4797719A (en) | 1989-01-10 |
| EP0197762A3 (en) | 1987-08-19 |
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| JPS62219661A (ja) | 半導体集積回路装置 |
Legal Events
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|---|---|---|---|
| EXPY | Cancellation because of completion of term |