JPS61229121A - 先行壱検出回路 - Google Patents
先行壱検出回路Info
- Publication number
- JPS61229121A JPS61229121A JP7023485A JP7023485A JPS61229121A JP S61229121 A JPS61229121 A JP S61229121A JP 7023485 A JP7023485 A JP 7023485A JP 7023485 A JP7023485 A JP 7023485A JP S61229121 A JPS61229121 A JP S61229121A
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- JP
- Japan
- Prior art keywords
- significant
- bit
- transistor
- output
- becomes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明セデータの最上位（もしくは最下位）ビットも含
めて最上位（もしくは最下位）ビットに一番近い＠１’
ｔ−検出する先行壱検出回路に関する。
めて最上位（もしくは最下位）ビットに一番近い＠１’
ｔ−検出する先行壱検出回路に関する。
先行壱検出命令に、入力されるデータの最上位（最下位
）ビットも含め最上位（最下位）ビットに一番近い一１
＝？検出する命令である。先行壱検出命令の利用例とし
てオペレーティング・システム（以下、Ｏ８という）に
於けるメモリ管理について説明する。
）ビットも含め最上位（最下位）ビットに一番近い一１
＝？検出する命令である。先行壱検出命令の利用例とし
てオペレーティング・システム（以下、Ｏ８という）に
於けるメモリ管理について説明する。
０８Ｔｔ−１メモリ領域をいくつかに分割し、要求に応
じてメモリの割り当てを行なうが、メモリ領域の中から
いち早く非割り当て領域全検出する手段として上記の先
行壱検出命令が使われる。第３図に示す様に％Ｏ８ｉ各
領域に対応して領域数分のビット列を設けておき、各ビ
ットには対応する領域の割ｇ当て、非割り当ての別を′
″Ｑ ｍ、“１”で記憶しておく。そしてこのビット列
に対して先行壱検出命令を実行すれば即座に非割り当て
領域が検出できるというものである。
じてメモリの割り当てを行なうが、メモリ領域の中から
いち早く非割り当て領域全検出する手段として上記の先
行壱検出命令が使われる。第３図に示す様に％Ｏ８ｉ各
領域に対応して領域数分のビット列を設けておき、各ビ
ットには対応する領域の割ｇ当て、非割り当ての別を′
″Ｑ ｍ、“１”で記憶しておく。そしてこのビット列
に対して先行壱検出命令を実行すれば即座に非割り当て
領域が検出できるというものである。
また、ここで先行壱検出の方向として、最上位ビットか
らと最下位ビットからの双方向の検出が可能であれば入
力データやメモリの昇方向、降万回に制限されることな
く利用できるのでより有効である。
らと最下位ビットからの双方向の検出が可能であれば入
力データやメモリの昇方向、降万回に制限されることな
く利用できるのでより有効である。
従来、先行壱検出方法としては、第４図の流れ図で示す
様に入力データの最上位（最下位）ビットが“１ｍであ
るかどうかをチェックしながら入力データｋｌビットず
つ左シフト（右シフト）すると同時にそのシフト数をカ
ウントしておく方法が用いられてきた。
様に入力データの最上位（最下位）ビットが“１ｍであ
るかどうかをチェックしながら入力データｋｌビットず
つ左シフト（右シフト）すると同時にそのシフト数をカ
ウントしておく方法が用いられてきた。
従来の技術を実現するためには最上位（最下位）ビット
のチェック、左シフト（右シフト）、カウンタの加算と
いう複数の命令を複数回実行する必要があり、上位（下
位）より連続する１０ｍの数が多くなる程先行壱検出に
要する時間が長くなる。
のチェック、左シフト（右シフト）、カウンタの加算と
いう複数の命令を複数回実行する必要があり、上位（下
位）より連続する１０ｍの数が多くなる程先行壱検出に
要する時間が長くなる。
従って（Ｊ Ｓ等な利用した場合にはＯ８の性能を著し
く低下させ、かつ最上位からの検出と最下位からの検出
の二通りの手続きを別々に用意しなければならないとい
う欠点があった。
く低下させ、かつ最上位からの検出と最下位からの検出
の二通りの手続きを別々に用意しなければならないとい
う欠点があった。
本発明は比較的少ないハードウェアでデータの最上位ビ
ットも含め最上位ビットに一番近い１″。
ットも含め最上位ビットに一番近い１″。
あるいはデータの最下位ビットも含め最下位ビットに一
番近い″１”を高速に検出するための先行壱検出回路を
提供するものである。更Ｖｃｆ１両機能を備える先行壱
検出回路を提供するものである。
番近い″１”を高速に検出するための先行壱検出回路を
提供するものである。更Ｖｃｆ１両機能を備える先行壱
検出回路を提供するものである。
本発明は、入力されるデータの最上位（最下位）ビット
も含め最上位（最下位）ビットに一番近い１１１を検出
する先行壱検出回路に於て、前記データの各ビット情報
が″０ｍならば上位（下位）からの零伝達償号を下位（
上位）へ伝え、前記ビット情報が１″ならば下位（上位
）に伝達しない手段と、前記手段の入力側の零伝達信号
がアクティブ＠Ｏｍでありかつ出力側の零伝達信号がイ
ンアクティブ“１”である状態を検出する手段を備えた
論理ブロックを各ビットに対応して前記データのビット
数分設けたことを特徴とする。さらに、入力されるデー
タの上位および下位にそれぞれ零伝達信号の供給手段を
設けることも可能である。
も含め最上位（最下位）ビットに一番近い１１１を検出
する先行壱検出回路に於て、前記データの各ビット情報
が″０ｍならば上位（下位）からの零伝達償号を下位（
上位）へ伝え、前記ビット情報が１″ならば下位（上位
）に伝達しない手段と、前記手段の入力側の零伝達信号
がアクティブ＠Ｏｍでありかつ出力側の零伝達信号がイ
ンアクティブ“１”である状態を検出する手段を備えた
論理ブロックを各ビットに対応して前記データのビット
数分設けたことを特徴とする。さらに、入力されるデー
タの上位および下位にそれぞれ零伝達信号の供給手段を
設けることも可能である。
次に、本発明について図面を参照して説明する。
第１図は本発明のｗＬｌの実施例の回路図である。
今、扱うデータとして１６ビツト長のものを仮定し、レ
ジスタ１に格納されていてレジスタ１の最上位（最下位
）ビラトラ含めて最上位（最下位）ビットに一番近い＠
１＃全検出する先行壱検出回路２の入力を各ビットに対
し、それぞれデータＤ １Ｂ ＋Ｄ１４．・・・・・＋
Ｄｏとする。Ｉ）ｔｓ〜Ｄｏｔそれぞれ入力とする
１６個の論理ブロックＡｌｌ５”””ＡＯは構造がすべ
て同じであり各論理ブロック同志は零伝達信号線により
接続されている。
ジスタ１に格納されていてレジスタ１の最上位（最下位
）ビラトラ含めて最上位（最下位）ビットに一番近い＠
１＃全検出する先行壱検出回路２の入力を各ビットに対
し、それぞれデータＤ １Ｂ ＋Ｄ１４．・・・・・＋
Ｄｏとする。Ｉ）ｔｓ〜Ｄｏｔそれぞれ入力とする
１６個の論理ブロックＡｌｌ５”””ＡＯは構造がすべ
て同じであり各論理ブロック同志は零伝達信号線により
接続されている。
Ｄｉｓ ｋ入力とする論理ブロックＡｔｓ Ｉｒ：代表
例にしてその構成と動作について説明する。入力データ
ＤＬ５ ｎクロック７により制御されるトランジスタ３
を介してインバータ４の入力となり、インバータ４の出
力に論理ブロックＡ１１＄へ入力される零伝達信号’Ｉ
’ｔａをＴｌｓにそのまま伝えるかどうかをトランジス
タ５によって制御している。またＴ０６とＴｌｓ ’に
入力とするＸＯＲ，回路６の出力はクロックφによって
制御されるトランジスタ７を介して論理ブロックＡ１．
の出力ＳｔＳとなる。論理ブロックＡ１５に入力される
零伝達信号Ｔ１６はトランジスタ８ｔ−介してグランド
に接続される。トランジスタ８は最上位ビットからの先
行壱検出信号Ｆとクロックφの２人力ＡＮＤ回路９の出
力によって制御される。
例にしてその構成と動作について説明する。入力データ
ＤＬ５ ｎクロック７により制御されるトランジスタ３
を介してインバータ４の入力となり、インバータ４の出
力に論理ブロックＡ１１＄へ入力される零伝達信号’Ｉ
’ｔａをＴｌｓにそのまま伝えるかどうかをトランジス
タ５によって制御している。またＴ０６とＴｌｓ ’に
入力とするＸＯＲ，回路６の出力はクロックφによって
制御されるトランジスタ７を介して論理ブロックＡ１．
の出力ＳｔＳとなる。論理ブロックＡ１５に入力される
零伝達信号Ｔ１６はトランジスタ８ｔ−介してグランド
に接続される。トランジスタ８は最上位ビットからの先
行壱検出信号Ｆとクロックφの２人力ＡＮＤ回路９の出
力によって制御される。
次に、この先行壱検出回路２の動作について説明する。
基本クロックφが＠ｌ＃の時に２人力ＡＮＤ回路９の出
力が＠Ｏｍでトランジスタ８がオフとなりトランジスタ
１０がオンとなって各ブロック内の零伝達信号Ｔ１６〜
Ｔｏはすべて′″１”にチャージされる。次に基本クロ
ックφが０”となり最上位ビットからの先行壱検出信号
Ｆがアクティブ１１”になると２人力ＡＮＤ回路９の出
力が＠１”となり。
力が＠Ｏｍでトランジスタ８がオフとなりトランジスタ
１０がオンとなって各ブロック内の零伝達信号Ｔ１６〜
Ｔｏはすべて′″１”にチャージされる。次に基本クロ
ックφが０”となり最上位ビットからの先行壱検出信号
Ｆがアクティブ１１”になると２人力ＡＮＤ回路９の出
力が＠１”となり。
トランジスタ８がオンし、論理ブロックＡｌ、への零伝
達信号Ｔ１ｓ ｔ＠ｏ’ Ｉｃする。また、トランジス
タ３もオンになりここで入力データＤ１５が＠１＃であ
ればインバータ４の出力は１０”となり、トランジスタ
５はオフで零伝達信号Ｔ１６の“０″ｔＴｔｓに伝えな
いのでＴ１５は１１”のままとなり、２人力ＸＯＲ回路
６の出力は＠１１でトランジスタ７はオンであるため論
理ブロックＡ１１ｉの出力Ｓｌｓとして１１′が出力さ
れる。またこのとき、零伝達信号ＴＬ８〜Ｔ、ｉ、ｔＪ
＃のままであるためＡ１４〜Ａｏ の各論理ブロックの
２人力ＸＯＲ回路の出力ｈ−ｏ”となり８１４〜Ｓ、
はすべて″Ｏ”である。−万、入力データＩ）ｔｓが
“Ｏｍであればインバータ４の出力は“１ｍとなりトラ
ンジスタ５がオンするので零伝達信号’Ｉ’ｔａの”０
＃ヲ次の論理ブロックＡ１４への零伝達信号’Ｉ’ｌｌ
へ伝える。この様にして入力データが“ｏｍである間欠
の論理ブロックへの零伝達信号に“Ｏｍを伝えていき、
最初に入力データが“１”である論理ブロックの出力が
＠１”となり、それ以外の＃ａ埋ジブロック出力はすべ
て＠０”となる。
達信号Ｔ１ｓ ｔ＠ｏ’ Ｉｃする。また、トランジス
タ３もオンになりここで入力データＤ１５が＠１＃であ
ればインバータ４の出力は１０”となり、トランジスタ
５はオフで零伝達信号Ｔ１６の“０″ｔＴｔｓに伝えな
いのでＴ１５は１１”のままとなり、２人力ＸＯＲ回路
６の出力は＠１１でトランジスタ７はオンであるため論
理ブロックＡ１１ｉの出力Ｓｌｓとして１１′が出力さ
れる。またこのとき、零伝達信号ＴＬ８〜Ｔ、ｉ、ｔＪ
＃のままであるためＡ１４〜Ａｏ の各論理ブロックの
２人力ＸＯＲ回路の出力ｈ−ｏ”となり８１４〜Ｓ、
はすべて″Ｏ”である。−万、入力データＩ）ｔｓが
“Ｏｍであればインバータ４の出力は“１ｍとなりトラ
ンジスタ５がオンするので零伝達信号’Ｉ’ｔａの”０
＃ヲ次の論理ブロックＡ１４への零伝達信号’Ｉ’ｌｌ
へ伝える。この様にして入力データが“ｏｍである間欠
の論理ブロックへの零伝達信号に“Ｏｍを伝えていき、
最初に入力データが“１”である論理ブロックの出力が
＠１”となり、それ以外の＃ａ埋ジブロック出力はすべ
て＠０”となる。
この様に、比較的少ないハードウェアにより。
高速に先行壱を検出することが可能であるが、上記実施
例では最上位ビットからの先行壱検出しか可能ではなく
、最下位ビットからの先行壱検出のためにはさらに同様
の回路を作成する必要がある。
例では最上位ビットからの先行壱検出しか可能ではなく
、最下位ビットからの先行壱検出のためにはさらに同様
の回路を作成する必要がある。
そこで次に最上位ビット、最下位ビットの双方向からの
先行壱検出を可能にする先行壱検出回路の実施例につい
て説明する。
先行壱検出を可能にする先行壱検出回路の実施例につい
て説明する。
第２図はｌ！２の実施例の回路図である。
この実施ｆＩｌハ上述の様に最上位ビット、最下位ビッ
トの双方向からの先行壱検出を可能にする回路である。
トの双方向からの先行壱検出を可能にする回路である。
第３図に於けるレジスタ１と先行壱検出回路２はまっ几
〈同じものであるため追加された部分の構成を説明する
。論理ブロックＡｎに入力される零伝達信号’ｒｏＨト
ランジスタ１１を介してグランドに接続される。トラン
ジスタ１１は最下位ビットからの先行壱検出信号Ｂとク
ロックφの２人力ＡＮＤ回路１２の出力によって制御さ
れる。
〈同じものであるため追加された部分の構成を説明する
。論理ブロックＡｎに入力される零伝達信号’ｒｏＨト
ランジスタ１１を介してグランドに接続される。トラン
ジスタ１１は最下位ビットからの先行壱検出信号Ｂとク
ロックφの２人力ＡＮＤ回路１２の出力によって制御さ
れる。
ま次動作に、零伝達信号の伝達方向が逆であることを除
けば最上位ビットからの先行壱検出の場合と同様で、基
本クロックφが１１＃の時に零伝達信号Ｔ１６〜Ｔｏｔ
”１”にチャージし、基本クロックφが１０”の時に入
力データにより零伝達信号を次の論理ブロックへ最上位
ビットからの場合とは逆方向に伝えるかまたは出力信号
を“１＃にするかの動作を行なう。この場合も入力デー
タが“Ｏｍである間欠の論理ブロックへの零伝達信号に
″０”を伝えていき、最初に入力データが１１”である
論理ブロックの出力が“１”となり、それ以外の論理ブ
ロックの出力はすべて１０″となる。
けば最上位ビットからの先行壱検出の場合と同様で、基
本クロックφが１１＃の時に零伝達信号Ｔ１６〜Ｔｏｔ
”１”にチャージし、基本クロックφが１０”の時に入
力データにより零伝達信号を次の論理ブロックへ最上位
ビットからの場合とは逆方向に伝えるかまたは出力信号
を“１＃にするかの動作を行なう。この場合も入力デー
タが“Ｏｍである間欠の論理ブロックへの零伝達信号に
″０”を伝えていき、最初に入力データが１１”である
論理ブロックの出力が“１”となり、それ以外の論理ブ
ロックの出力はすべて１０″となる。
以上詳細に説明した様に１本発明によれば比較的少ない
ハードウェアでデータの最上位（最下位）ビットも含め
て最上位（最下位）ビットに一番近い＠１＃全高速に検
出する先行壱検出回路が得られるばかりでなく、第２の
実施例によれば１つの回路によって最上位ビットからと
最下位ビットからの２通りの検出が可能になるのでその
効果は太きい。
ハードウェアでデータの最上位（最下位）ビットも含め
て最上位（最下位）ビットに一番近い＠１＃全高速に検
出する先行壱検出回路が得られるばかりでなく、第２の
実施例によれば１つの回路によって最上位ビットからと
最下位ビットからの２通りの検出が可能になるのでその
効果は太きい。
第１図は本発明の算１の実施例の回路図、第２図に本発
明の算２の実施例の回路図、第３図はＯ８のメモリ管理
図、第４因は先行壱検出命令を使用しないで先行壱検出
を実現するための方法の流れ■である。 ｌ・・・・・・レジスタ、２・・・・・・先行壱検出回
路、３・・・・・・トランジスタ＆ ４・・・・・・イ
ンバータ、５・旧・・トランジスタ、６・・・・・・２
人力ＸＯＲ回路、７・・・・・・トランジスタ、８・・
・・・・トランジスタ、９・・・・・・２人力ＡＮＬ）
回路％ １０・・・・・・トランジスタ、１１・・・・
・・トランジスタ、１２・・・・・・２人力ＡＮＤ回路
。
明の算２の実施例の回路図、第３図はＯ８のメモリ管理
図、第４因は先行壱検出命令を使用しないで先行壱検出
を実現するための方法の流れ■である。 ｌ・・・・・・レジスタ、２・・・・・・先行壱検出回
路、３・・・・・・トランジスタ＆ ４・・・・・・イ
ンバータ、５・旧・・トランジスタ、６・・・・・・２
人力ＸＯＲ回路、７・・・・・・トランジスタ、８・・
・・・・トランジスタ、９・・・・・・２人力ＡＮＬ）
回路％ １０・・・・・・トランジスタ、１１・・・・
・・トランジスタ、１２・・・・・・２人力ＡＮＤ回路
。
Claims (1)
- 【特許請求の範囲】 １、データの最上位（最下位）ビットも含め最上位（最
下位）ビットに一番近い“１”を検出する先行壱検出回
路に於て、前記データの各ビット情報が“０”ならば上
位（下位）からの伝達信号を下位（上位）へ伝え、前記
ビット情報が“１”ならば下位（上位）に伝達しない手
段と、前記手段の入力側の伝達信号レベルと出力側の信
号レベルとが所定の条件を満足するか否かを検出する手
段とをビット毎に設けたことを特徴とする先行壱検出回
路。 ２、データの上位および下位にそれぞれ伝達信号の供給
手段を独立に設けたことを特徴とする特許請求の範囲第
１項記載の先行壱検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7023485A JPS61229121A (ja) | 1985-04-03 | 1985-04-03 | 先行壱検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7023485A JPS61229121A (ja) | 1985-04-03 | 1985-04-03 | 先行壱検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61229121A true JPS61229121A (ja) | 1986-10-13 |
| JPH0460250B2 JPH0460250B2 (ja) | 1992-09-25 |
Family
ID=13425670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7023485A Granted JPS61229121A (ja) | 1985-04-03 | 1985-04-03 | 先行壱検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61229121A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02504084A (ja) * | 1987-08-24 | 1990-11-22 | ディジタル イクイプメント コーポレーション | リーディングワン検出のためのシングルキャリイチェーンの使用及び「ステイキイ」ビット計算のための装置及び方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899836A (ja) * | 1981-12-10 | 1983-06-14 | Nippon Telegr & Teleph Corp <Ntt> | エンコ−ダ回路 |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
-
1985
- 1985-04-03 JP JP7023485A patent/JPS61229121A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5899836A (ja) * | 1981-12-10 | 1983-06-14 | Nippon Telegr & Teleph Corp <Ntt> | エンコ−ダ回路 |
| JPS59216245A (ja) * | 1983-05-25 | 1984-12-06 | Nec Corp | 正規化回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02504084A (ja) * | 1987-08-24 | 1990-11-22 | ディジタル イクイプメント コーポレーション | リーディングワン検出のためのシングルキャリイチェーンの使用及び「ステイキイ」ビット計算のための装置及び方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0460250B2 (ja) | 1992-09-25 |
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