JPH0313795Y2 - - Google Patents

Description

【考案の詳細な説明】 〔産業上の利用分野〕 本考案はコンピユータのメモリコントロール回
路に関する。

〔従来の技術〕

コンピユータによるデータ処理において、１ア
ドレスがｎビツトのメモリの各ビツトを隣り合つ
た同一値のビツト（ツインビツト）に伸長し全体
として2nビツトに倍長したデータ形式で処理す
ることが必要な場合がある。

このような処理は従来プログラムによる命令に
よつて実行させているが、このような方法ではプ
ログラミングが繁雑でありまた処理速度が遅いと
いう欠点があつた。

〔解決しようとする問題点〕

本考案は上記従来技術の欠点を除去するために
なされたもので、上記のデータ処理をメモリの読
出しあるいは書込み時にハードウエアで行うメモ
リコントロール回路を提供することを目的とす
る。

〔問題点を解決するための手段〕

本考案によるメモリコントロール回路はCPU
メモリと他のメモリとの間でデータをそのままの
ビツト構成で授受するシングルモードとCPUメ
モリの各ビツトを同一値のツインビツトに倍長し
たビツト構成で授受するダブルモードとを有し、
前記他のメモリはCPUメモリと同一構成の２つ
のメモリからなり、これ等２つのメモリのアドレ
スバスはCPUのアドレスバスに並列に接続し各
書込み許可信号はCPUの書込み信号を共通に供
給しまたチツプ選択信号はそれぞれ別個に供給
し、２つのメモリのデータバスとCPUのデータ
バスとの間には双方向性に接続または切離し可能
な第１，第２，第３，第４の駆動回路を介在させ
各駆動回路の一方の端子は並列にCPUのデータ
バスに接続し第１および第４の駆動回路の各他方
の端子はそれぞれ２つのメモリの各データバスと
１対１で接続し第２および第３の駆動回路の各他
方の端子の各半分のビツトポジシヨンは同一番号
同士を交互に順次１方のメモリのデータバスのビ
ツトポジシヨンと接続し同様に各残り半分のビツ
トポジシヨンは他方のメモリのデータバスのビツ
トポジシヨンと接続し、これ等の４つの駆動回路
の切離しおよび双方向性接続はCPUからの信号
に基づいて論理回路によつて制御しこの論理回路
はシングルモードの場合には第１および第４の駆
動回路のいずれか一方を接続状態にし他の３つの
駆動回路を切離し状態にし、ダブルモードの場合
は第２および第３の駆動回路を接続状態にし他の
駆動回路を切離し状態にし、第１，第２，第４の
駆動回路はCPUの読出し信号によつて信号の流
れの方向を切替え、第３の駆動回路は信号の流れ
の方向はCPUから２つのメモリへの方向に固定
して構成する。

〔作用〕

上記構成により２つのメモリには同時にCPU
と同一のアドレスが供給される。まずシングルモ
ードの場合は、CPUから論理回路を通じて指定
された第１あるいは第４の駆動回路のみが接続状
態となりこの接続状態となつた駆動回路を通じて
CPUとこの駆動回路に接続されたメモリとの間
においてビツト構成不変のままデータの授受が行
われる。

ダブルモードの場合は第２，第３駆動回路のみ
が接続状態となり、(1)CPUから２つのメモリへ
の書込みは第２，第３の駆動回路の出力側の端子
のビツトポジシヨンの半分が同一番号同士交互に
１方のメモリのデータバスのビツトポジシヨンへ
送られると共に他の各半分のビツトポジシヨンが
交互に他方のメモリのデータバスのビツトポジシ
ヨンへ送られる。その結果CPUから供給される
１つのアドレスによつて２つのメモリの各１アド
レスにはCPUの１アドレスのデータビツトの半
分づつが倍長形式（ツインビツトで）で書込まれ
る。(2)また２つのメモリからCPUへ読出す場合
には第２，第３の駆動回路のうち第２の駆動回路
のみが２つのメモリからCPUへの信号の流れが
可能である。従つて各メモリのデータバスから１
桁置きのビツトデータが第２の駆動回路を経て
CPUのデータバスへ転送される。その結果２つ
のメモリに２分されて倍長形式で格納されていた
１アドレス分のデータは非倍長形式でCPUへ送
られる。

〔実施例〕

以下本考案の実施例について図面を参照して詳
細に説明する。

第１図は本考案によるメモリコントロール回路
の最適な実施例を示す回路図である。図において
１は不図示のCPUのデータバスからのｎ本の接
続線DABOO〜DAB（ｎ−１）であり、２はCPU
のアドレスバスからのｍ本のアドレス線
MADOO〜MAD（ｍ−１）である。

３および４は同一構造の１アドレスｎビツトの
ｍアドレスのRAMであつて、各アドレスバス
AO〜Ａ（ｍ−１）は並列にCPUからのアドレス
接続線MADOO〜MAD（ｍ−１）と接続される。
これ等のメモリ３および４の書込み許可信号端子
WEには共通にCPUの書込み信号MEMWRを供
給する。

（図面中端子番号の上のバーはその端子は低電
圧レベル信号（以下“Ｌ”と記載する）が入力し
たときアクチブになることを示し、信号名の後尾
のプラス記号あるいはマイナス記号はこの信号が
高レベル（以下“Ｈ”と記載する）あるいは低レ
ベルのときそれぞれ機能することを示す。） メモリ３およびメモリ４の各チツプの選択信号
端子CSにはそれぞれ信号MEMC１および
MEMC２が与えられ、これ等が“Ｌ”のときそ
のメモリを機能させる。

DR１，DR２，DR３，DR４は各々同一構造
のドライバであつて、ｎ個の接続点Ａ１〜Anを
有するＡ端子とｎ個の接続点Ｂ１〜Bnを有する
Ｂ端子とＡおよびＢ端子間の接続または切離しを
制御する端子ＧとＡおよびＢ端子間が接続された
場合に信号の流れの方向を制御する端子DIRを有
し、端子Ｇが“Ｌ”のときＡおよびＢ端子間を同
一番号の接続点同士で接続し、“Ｈ”のときそれ
等を切離しまた端子DIRは“Ｈ”のときＡ端子か
らＢ端子の方向へ“Ｌ”のときにはその反対方向
へ信号を通す。

ドライバDR１，DR２，DR３，DR４の各Ａ
端子は並列にCPUのデータバス１に接続する。

ドライバDR１のＢ端子の接続点Ｂ１〜Bnはメ
モリ３のデータバス３′の接続線DO〜Ｄ（ｎ−
１）と１対１で接続し、ドライバDR４のＢ端子
の接続点Ｂ１〜Bnはメモリ４のデータバス４′の
接続線DO〜Ｄ（ｎ−１）と１対１で接続する。

ドライバDR２のＢ端子の半分の接続点Ｂ１〜
Ｂ（ｎ／２）はメモリ３のデータバスの偶数番号
の接続線Ｄ０，Ｄ２，Ｄ４…，Ｄ（ｎ−２）と１
対１で接続し、あとの半分の接続点Ｂ｛（ｎ／２）
＋１）／Ｂ（ｎ）はメモリ４のデータバス４′の偶
数番号の接続線Ｄ０，Ｄ２，Ｄ４…，Ｄ（ｎ−２）
と１対１に接続する。

ドライバDR３のＢ端子の半分の接続点Ｂ１〜
Ｂ（ｎ／２）はメモリ３のデータバス３′の奇数番
号の接続線Ｄ１，Ｄ３，…Ｄ（ｎ−１）に１対１
で接続し、あとの半分の接続点Ｂ｛（ｎ／２）＋１｝
〜Ｂ（ｎ）はメモリ４のデータバス４′の奇数番号
の接続線Ｄ１，Ｄ３，Ｄ（ｎ−１）と１対１に接
続する。

ドライバDR１，DR２，DR４の端子DIRには
CPUの読出し信号MEMRDを供給し、ドライバ
DR３の端子DIRは“Ｈ”に固定する。従つてド
ライバDR３のみはＡ端子からＢ端子への信号の
みを通過させることになる。

更にドライバDR１の端子ＧはOR回路５の出
力と接続し、ドライバDR２およびDR３の各端
子ＧはOR回路７の出力端子と接続し、ドライバ
DR４の端子ＧはOR回路９の出力端子と接続す
る。

OR回路５，６，７，８，９およびインバータ
１０は、CPUから供給されるシングル、ダブル
別のモードを示す信号DOUBL、CPUの読出しあ
るいは書込み信号発生時に“Ｌ”となる信号
DECODおよびシングルモード時にメモリ３ある
いは４のいずれを使用するかをCPUのアドレス
バスのLSBで示すADBOO信号によつて、各モー
ド時の読出しあるいは書込みに応じて各ドライバ
DR１，DR２，DR３，DR４の端子Ｇに印加す
る信号レベルを決定するための論理回路を形成す
る。

OR回路５，７，９の各１方の入力は信号
DECODである。OR回路７の他方の入力は信号
DOUBL（＋）である。OR回路５および９の他方
の入力はそれぞれOR回路６および８の出力が接
続され、OR回路６の入力は信号DOUBL（−）と
ADBOOでありOR回路８の入力は信号DOUBL
（−）と信号ADBOOをインバータ１０によりレ
ベルを反転した信号である。なお、DOUBL（＋）
およびDOUBL（−）に相互に反対レベルの信号
でダブルモードのときはそれぞれ“Ｌ”および
“Ｈ”、シングルモードのときはその反対である。

以下第１図の回路の動作について説明する。第
２図および第３図はそれぞれシングルモードおよ
びダブルモードにおける各信号の関係を示すタイ
ミングチヤートである。

(1) シングルモードの場合 シングルモードの場合には信号のDOUBL（＋）
は“Ｈ”となり、メモリ３または４のいずれか一
方のチツプ選択端子CSは“Ｈ”のままとなり使
用が禁止される。第２図はチツプ選択信号
MEMC２を“Ｈ”のままとすることによつてメ
モリ３のみ使用することを示す。

OR回路７の出力は１方の入力DOUBL（＋）が
“Ｈ”であるから“Ｈ”となりその結果ドライバ
DR２およびDR３は端子Ｇが“Ｈ”となるため
Ａ，Ｂ端子間が切離し状態となる。また第２図の
例においては信号ADBOOを“Ｌ”としているの
でこれがインバータ１０により反転されてOR回
路８に入力するのでOR回路８の出力はＨとなり
従つてOR回路９の出力すなわちドライバDR４
のＧ端子は“Ｈ”となりその結果ドライバDR４
は切離し状態となる。ドライバDR１は、OR回
路６の出力は“Ｌ”となるからOR回路５の出力
すなわち端子Ｇのレベルは信号DECODのレベル
に依存する。すなわちドライバDR１のみがＡ，
Ｂ端子間のデータの流れを通過させる。

信号DECODはCPUの書込み信号MEMWRあ
るいは読出し信号MEMRDが“Ｌ”となるとそ
れを示すために“Ｌ”となる信号であつて図にお
いてａは書込み、ｂは読出しを示す。

書込みの場合にはCPUからメモリ３のアドレ
スバスに書込みアドレスが供給されると共に書込
み信号MEMWRが“Ｌ”となり、かつ読出し信
号MEMRDは“Ｈ”であるからドライバDR１の
端子DIRはＨ”となつて端子ＡからＢへの信号通
路をつくるのでCPUのデータバス１からドライ
バDR１を通つてメモリ３のデータバス３′へｎ
ビツトの並列データが１対１のビツト対応で転送
されメモリ３の指定されたアドレスに書込まれ
る。

読出しの場合は、CPUの読出し信号MEMRD
が“Ｌ”となりドライバDR１の端子DIRが“Ｌ”
となるため、Ｂ端子からＡ端子への信号通路が開
通され、メモリ３のデータバス３′からCPUのデ
ータバス１へｎビツトの並列データが１対１のビ
ツト対応で転送される。

もし信号ADBOOを“Ｈ”とした場合にはドラ
イバDR１とDR４の各端子Ｇの信号レベルは第
２図とはそれぞれ反対となることは第１図から容
易にわかる。このときにはメモリ３および４への
チツプ選択信号MEMC１およびMEMC２も第２
図とは反対にする。

(2) ダブルモードの場合 第３図に示すようにダブルモードの場合は信号
DOUBL（−）を“Ｈ”にすると共にメモリ３お
よび４のチツプ選択端子への信号MEMC１およ
びMEMC２共にアクテイブとする。すなわち信
号MEMC１，MEMC２共にCPUの読出し信号
MEMRDまたは書込み信号MEMWRが“Ｌ”と
なつたときに“Ｌ”となる信号DECODと共に
“Ｈ”または“Ｌ”となる。DOUBL（−）が
“Ｈ”であるからOR回路６の出力は“Ｈ”とな
り従つてOR回路５の出力すなわちドライバDR
１の端子Ｇは“Ｈ”となるためドライバDR１は
切離し状態となる。同様にしてOR回路８の出力
は“Ｈ”従つてOR回路９の出力は“Ｈ”となり
ドライバ４も切離し状態となる。DOUBL（＋）
は“Ｌ”となるからOR回路７の出力は信号
DECODに依存しその結果ドライバDR２とDR３
は共にDECOD信号が“Ｌ”のとき接続状態とな
る。

書込みの場合はドライバDR２とDR３は前述
のようにＡ端子からＢ端子方向への信号通路を形
成すると共に、メモリ３および４に対して同一の
アドレス信号MADOO〜MAD（ｎ−１）と同一
の書込み信号MEMWRが供給される。そこで
CPUのデータバスからの並列ｎビツトのデータ
がドライバDR２およびDR３のＡ端子へ供給さ
れ各Ｂ端子へ送られる。ドライバDR２および
DR３の各Ｂ端子とメモリ３のデータバス３′お
よびメモリ４のデータバス４′との前述の接続に
より、ドライバDR２およびDR３の各Ｂ端子か
らのｎビツトのデータのそれぞれの下位ｎ／２ビ
ツトはメモリ３のｎビツトの１つのアドレスへ、
また各上位ｎ／２ビツトはメモリ４のｎビツトの
メモリ３と同一番号のアドレスへそれぞれ各ビツ
トを倍長した形式で書込まれる。

読出しの場合には、ドライバDR３がＢ端子か
らＡ端子への信号を通さないことから（端子DIR
は常に“Ｈ”）、ドライバDR２のみが動作し、メ
モリ３の指定アドレスから偶数桁のビツトがドラ
イバDR２のＢ端子の下位桁B1〜Ｂ（ｎ／２）〜、
またメモリ４の上記同一番号のアドレスから偶数
桁のビツトがドライバDR２のＢ端子の上位桁Ｂ
｛（ｎ／２）＋１｝〜Ｂ（ｎ）へそれぞれ転送され、
Ａ端子からCPUのデータバス１へ送られる。

ダブルモードでのデータの読出しおよび書込み
の模様を第４図に模式的に示す。図はｎ＝８の場
合でａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｈはそれぞれ
ビツトポジシヨンを示す。２０はCPUのデータ
バス１，２１および２２はそれぞれ１アドレスで
指定されるメモリ３および４の１データを示し、
２３はデータの経路を示す。このように８ビツト
のデータ２０の各ビツトはデータ２１および２２
において２つづつ並べた形で倍長され全体として
16ビツトのデータとしてメモリ３と４に分納され
ることになる。

つぎに、信号DOUBL，DECOD，MEMC１，
MEMC２を発生する回路の好適な実施例につい
て述べる。

第５図は信号DOUBLおよびDECODを発生す
る回路の実施例を示す。

CPU２５のデータバス１は第１図のデータバ
スと同一のものである。２８はアドレスバスであ
る。CPU２５の端子RDおよびWRからはそれぞ
れ読出し信号MEMRDおよび書込み信号
MEMWRが出力される。２６はデコーダであつ
てCPU２５からの各種信号（Ａ，Ｂ，Ｃで示す）
に基づきY6端子から読出し信号MEMRDまたは
書込み信号MEMWRが“Ｌ”となるとき“Ｌ”
となる信号DECODを出力し、Y7端子からラツチ
回路２７のCK端子へ信号を供給する。ラツチ回
路２７は、プレセツト端子PRおよびクリア端子
CLは“Ｈ”に固定して利かなくし、入力端子Ｄ
はCPUのデータバスの最下位ビツトDABOOを
入力する。このビツトにはCPUからのモードを
指定する情報が含まれている。ラツチ回路２７は
Ｄ端子の入力をCK端子の立上りにおいてラツチ
し出力端子Ｑおよびからそれぞれ信号DOUBL
（＋）およびDOUBL（−）を出力する。第６図は
信号MEMC１およびMEMC２を発生する回路の
好適な実施例を示す。

図においてセレクタ２９は端子Ｓへの制御信号
レベルが“Ｈ”のとき各出力端子Yiを入力端子
iAに接続し端子Ｓが“Ｌ”のときはiBに接続す
る（ただしｉ＝１〜ｍ＋１）。制御端子Ｓは第５
図のラツチ回路２７の出力端子Ｑと接続し、信号
DOUBL（＋）を印加する。入力端子１Ａは接地
して常時“Ｌ”とする。そして各Ｂ接続点とその
１つの上の番号のＡ接続点とを短絡し、これ等の
接続点にCPUからのアドレスバスADBOO〜
ADBmを接続する。一方１Ｙを除く出力端子は
メモリ３および４（第１図参照）のアドレスバス
と接続する。出力端子１ＹはOR回路３２の１つ
の入力と接続すると共にインバータ３０を介して
AND回路３１の１つの入力と接続する。AND回
路３１の他の入力には信号DOUBL（＋）を与え、
この出力はOR回路３３の１つの入力に接続す
る。OR回路３２および３３の他の入力には信号
DECODを与える。シングルモードの場合セレク
タ２９の制御端子Ｓは“Ｈ”であるから出力端子
はＢ接点に接続され、CPUアドレスバス
ADBOOは出力端子に、ADBO１〜ADBmはメ
モリ３および４のアドレスバスMADOO〜MAD
（ｍ−１）と接続される。この場合CPUのアドレ
スバスの最下位ビツトADBOOは前述の如くメモ
リ３および４のいずれを使用するかを示す信号と
して使用され、各メモリのアドレスはADBO１
〜ADBmによつて供給される。OR回路３２の出
力はADBOOが“Ｌ”のときに信号DECODに依
存し、ADBOOが“Ｈ”であれば常に“Ｈ”であ
る。一方OR回路３３の出力は、ADBOOが“Ｌ”
ならばAND回路の出力は“Ｈ”となるから信号
DECODに拘わらず“Ｈ”となり、ADBOOが
“Ｈ”ならばAND回路の３１の出力は“Ｌ”であ
るから信号DECODに依存する。

ダブルモードのときはセレクタ２９のＳ端子は
“Ｌ”となり出力端子１Ｙは端子１Ａと接続され
“Ｌ”となりOR回路３２の出力は信号DECODに
依存し、OR回路３１の出力は“Ｌ”であるから
OR回路３３の出力も信号DECODに依存する。
このようにしてOR回路３２および３３の出力信
号はそれぞれ第１図の回路における信号MEMC
１およびMEMC２の機能を有する。

〔効果〕

本考案によるメモリコントロール回路は、上記
ダブルモードのデータ処理をプログラムによるこ
となく高速で実行するものである。従つてプログ
ラミングの負担を軽減すると共にデータ処理速度
を向上する。

【図面の簡単な説明】

第１図は本考案の一実施例の回路図、第２図お
よび第３図は第１図の回路の動作を説明するため
の信号のタイミングチヤート、第４図は第１図の
回路のデータ処理の説明図、第５図および第６図
は動作条件を設定するための信号発生手段の実施
例の回路図である。 １……CPUのデータバス、２……メモリのデ
ータバス、３，４……２つのメモリ、DR１……
第１の駆動回路、DR２……第２の駆動回路、
DR３……第３の駆動回路、DR４……第４の駆
動回路、２５……CPU、５，６，７，８，９，
１０，２６，２７，２９，３０，３１，３２，３
３……論理回路。

Claims (1)

【実用新案登録請求の範囲】
1. CPUメモリと他のメモリとの間でデータをそ
   のままのビツト構成で授受するシングルモードと
   CPUメモリの各ビツトを同一値のツインビツト
   に倍長したビツト構成で授受するダブルモードと
   を有し、前記他のメモリはCPUメモリと同一構
   成の２つのメモリからなり、これ等２つのメモリ
   のアドレスバスはCPUのアドレスバスに並列に
   接続し各書込み許可信号はCPUの書込み信号を
   共通に供給しチツプ選択信号はそれぞれ別個に供
   給し、前記２つのメモリのデータバスと前記
   CPUのデータバスとの間には双方向性に接続ま
   たは切離し可能な第１，第２，第３，第４の駆動
   回路を介在させ、前記４つの駆動回路の一方の端
   子は並列にCPUのデータバスに接続し、前記第
   １および第４の駆動回路の各他方の端子はそれぞ
   れ前記２つのメモリの各データバスと１対１で接
   続し前記第２および第３の駆動回路は各他方の端
   子の各半分のビツトポジシヨンは同一番号同士を
   交互に順次前記一方のメモリのデータバスのビツ
   トポジシヨンと接続し各残りの半分のビツトポジ
   シヨンは前記と同様に前記他方のメモリのデータ
   バスのビツトポジシヨンと接続し、これ等の４つ
   の駆動回路の切離しおよび双方向性接続はCPU
   からの信号に基ずき論理回路によつて制御しこの
   論理回路はシングルモードの場合には前記第１お
   よび第４のいずれか一方の駆動回路のみを接続状
   態にしダブルモードの場合には前記第２および第
   ３の駆動回路のみを接続状態にし前記第１，第
   ２，第４の駆動回路は前記CPUの読出し信号に
   よつて信号の流れの方向を切替え前記第３の駆動
   回路のみは信号の流れは前記CPUから前記２つ
   のメモリへの方向に固定して構成したことを特徴
   とするメモリコントロール回路。