JPS61228671A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPS61228671A JPS61228671A JP6847885A JP6847885A JPS61228671A JP S61228671 A JPS61228671 A JP S61228671A JP 6847885 A JP6847885 A JP 6847885A JP 6847885 A JP6847885 A JP 6847885A JP S61228671 A JPS61228671 A JP S61228671A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、多結晶シリコンを用いた薄膜トランジスタに
係り、特に液晶ディスプレイの駆動用に好適な薄膜トラ
ンジスタに関する。
係り、特に液晶ディスプレイの駆動用に好適な薄膜トラ
ンジスタに関する。
薄膜トランジスタは絶縁性基板の表面に半導体薄膜を成
長させ、これによりトランジスタを形成したもので、こ
のときの半導体薄膜としては、非晶質シリコン、非晶質
化合物半導体、多結晶シリコンなど種々の材料によるも
のがあるが、これらのうち多結晶シリコンを用いたもの
は、比較的、電界効果移動度（モビリティ）が大きく得
られるという特徴があり、例えば、シンポジューム オ
ブ インターナショナル ディスプレイ（１９８４）ダ
イジェストの第３１６頁における「４２５インチと１．
５１インチの白黒およびフルカラーの多結晶薄膜トラン
ジスタで動作する液晶ビデオディスプレイ」トｌＩスル
論文（ｒＳ Ｉ Ｄ ８４ ＤＩＧＥＳＴＪ 、Ｐ３
１６” ４．２５−ｉｎ、 ａｎｄ １．５１− ｉｎ
、Ｂ／Ｗ ａｈｔｔ Ｆｕｌｌ −ＣｏＬｏｒ ＬＣ
Ｖｉｄｅｏ ｆ）ｉｚｐＬａｙｚ Ａｄｄｒｇｚｚｇｄ
ｂｙ Ｐｏ１ｙ −８ｉ ＴＦＴｚ”）に記載されて
いるように液晶ディスプレイの駆動などに好適である。
長させ、これによりトランジスタを形成したもので、こ
のときの半導体薄膜としては、非晶質シリコン、非晶質
化合物半導体、多結晶シリコンなど種々の材料によるも
のがあるが、これらのうち多結晶シリコンを用いたもの
は、比較的、電界効果移動度（モビリティ）が大きく得
られるという特徴があり、例えば、シンポジューム オ
ブ インターナショナル ディスプレイ（１９８４）ダ
イジェストの第３１６頁における「４２５インチと１．
５１インチの白黒およびフルカラーの多結晶薄膜トラン
ジスタで動作する液晶ビデオディスプレイ」トｌＩスル
論文（ｒＳ Ｉ Ｄ ８４ ＤＩＧＥＳＴＪ 、Ｐ３
１６” ４．２５−ｉｎ、 ａｎｄ １．５１− ｉｎ
、Ｂ／Ｗ ａｈｔｔ Ｆｕｌｌ −ＣｏＬｏｒ ＬＣ
Ｖｉｄｅｏ ｆ）ｉｚｐＬａｙｚ Ａｄｄｒｇｚｚｇｄ
ｂｙ Ｐｏ１ｙ −８ｉ ＴＦＴｚ”）に記載されて
いるように液晶ディスプレイの駆動などに好適である。
第２図はこのような多結晶シリコンを用いた薄膜トラン
ジスタ（以下、薄膜トランジスタをＴＦＴと称す）の従
来例を示したもので、同図（ａ）は平面図を、そして（
Ａ）は（α）のＢ−Ｂ切断１に沿う断面図をそれぞれ示
したものであり、絶縁基板１１の上に島状に加工された
シリコンの多結晶領域（多結６島と呼ばれる）２２を設
け、その一部に電極コンタクト用の高濃度領域２３を形
成する。
ジスタ（以下、薄膜トランジスタをＴＦＴと称す）の従
来例を示したもので、同図（ａ）は平面図を、そして（
Ａ）は（α）のＢ−Ｂ切断１に沿う断面図をそれぞれ示
したものであり、絶縁基板１１の上に島状に加工された
シリコンの多結晶領域（多結６島と呼ばれる）２２を設
け、その一部に電極コンタクト用の高濃度領域２３を形
成する。
また、この多結晶領域２２０表面にはゲート絶縁膜１４
を介してゲート電極１５が形成されている。ゲート絶縁
膜１４の開孔部１６を介して高濃度多結晶シリコン領域
２３に接続して、ソース、ドレイン電極１７α、１７ｂ
が形成される。
を介してゲート電極１５が形成されている。ゲート絶縁
膜１４の開孔部１６を介して高濃度多結晶シリコン領域
２３に接続して、ソース、ドレイン電極１７α、１７ｂ
が形成される。
ゲート電極１５に所定の極性の電圧を印加すると、その
電界効果により、多結晶シリコン領域２２の表面にチャ
ネルが形成され、ＴＰＴはオン状態になる。また、ゲー
ト電極１５の電位をＯＸ位にすることにより、オフ状態
になる。
電界効果により、多結晶シリコン領域２２の表面にチャ
ネルが形成され、ＴＰＴはオン状態になる。また、ゲー
ト電極１５の電位をＯＸ位にすることにより、オフ状態
になる。
ところで、ＴＰＴのオフ状態での抵抗は、多結晶シリコ
ンの固有抵抗などで決まるが、このときの抵抗値は一般
に大きい方が望ましい。
ンの固有抵抗などで決まるが、このときの抵抗値は一般
に大きい方が望ましい。
そこで、固有抵抗値を大きくするためには、多結晶シリ
コンの膜厚を薄くしてやればよい。
コンの膜厚を薄くしてやればよい。
しかしながら、一般に多結晶シリコンは、非晶質の絶縁
物基板の上に形成するので、膜厚が薄い間は結晶含有率
が少なく、膜を厚くするに従い結晶が成長し、結晶含有
率が増加する。
物基板の上に形成するので、膜厚が薄い間は結晶含有率
が少なく、膜を厚くするに従い結晶が成長し、結晶含有
率が増加する。
一方、多結晶シリコンの電界効果移動度は、結晶含有率
が大きくなるに従い大きくなる傾向がある。
が大きくなるに従い大きくなる傾向がある。
従って、多結晶シリコン膜を薄くすると、結晶含有率が
小さいので、電界効果移動度が小さく、オン状態での抵
抗値を充分に下げることができなくなり、電流を充分に
流すことができなくなるという問題がある。
小さいので、電界効果移動度が小さく、オン状態での抵
抗値を充分に下げることができなくなり、電流を充分に
流すことができなくなるという問題がある。
このため、従来は膜を薄くすることができず、オフ状態
での抵抗値を充分大きく得ることができなかった。
での抵抗値を充分大きく得ることができなかった。
また、オフ状態での抵抗値が低下してしまうことのもう
一つ原因としては、以下の理由によるものがある。すな
わち、絶縁基板１１と、多結晶シリコン領域２２の下側
の界面付近に電荷が蓄積され、その電界効果により、底
面に寄生チャネルが形成され、この寄生チャネルにより
電流が流れ、オフ抵抗の低下をもたらしてしまうのであ
る。
一つ原因としては、以下の理由によるものがある。すな
わち、絶縁基板１１と、多結晶シリコン領域２２の下側
の界面付近に電荷が蓄積され、その電界効果により、底
面に寄生チャネルが形成され、この寄生チャネルにより
電流が流れ、オフ抵抗の低下をもたらしてしまうのであ
る。
本発明は、上記した事情に鑑みてなされたもので、その
目的とするところは、充分に高いオフ抵抗をもちながら
極めて低いオン抵抗を与えることができる薄膜トランジ
スタを提供するにある。
目的とするところは、充分に高いオフ抵抗をもちながら
極めて低いオン抵抗を与えることができる薄膜トランジ
スタを提供するにある。
この目的を達成するため、本発明は、ＴＰＴの多結晶シ
リコン薄膜を高抵抗層と低抵抗層の２層で構成し、低抵
抗層にチャネルが形成されるようにした点を特徴とする
。
リコン薄膜を高抵抗層と低抵抗層の２層で構成し、低抵
抗層にチャネルが形成されるようにした点を特徴とする
。
以下、本発明による薄膜トランジスタについて、図示の
実施例により詳細に説明する。
実施例により詳細に説明する。
第１図は本発明の一実施例で、（α）は平面図、（ｈ）
は（α）のＡ−Ａ切断線に沿うの断面図であり、これら
の図において、絶縁基板１１の上に高抵抗多結晶シリコ
ン層１２と、低抵抗多結晶シリコン層１３を積み重さね
た多結晶シリコン領域（島）が形成されている。ゲート
絶縁膜１４を介してゲート電極１５が形成される。また
、ゲート絶縁膜１４の開孔部１６を介して、ソースおよ
びドレインの各電極１７ａ、 １７Ａが形成されている
。ソースおよびドレイン電極１７α、１７ｂと、低抵抗
多結晶シリコン層１３との接触は、第２図の従来例のよ
うに、ｎ型又はＰ８１の不純物を高濃度にドーピングし
た方法にしてもよいし、その他の何らかの接触方式をと
ってもよい。
は（α）のＡ−Ａ切断線に沿うの断面図であり、これら
の図において、絶縁基板１１の上に高抵抗多結晶シリコ
ン層１２と、低抵抗多結晶シリコン層１３を積み重さね
た多結晶シリコン領域（島）が形成されている。ゲート
絶縁膜１４を介してゲート電極１５が形成される。また
、ゲート絶縁膜１４の開孔部１６を介して、ソースおよ
びドレインの各電極１７ａ、 １７Ａが形成されている
。ソースおよびドレイン電極１７α、１７ｂと、低抵抗
多結晶シリコン層１３との接触は、第２図の従来例のよ
うに、ｎ型又はＰ８１の不純物を高濃度にドーピングし
た方法にしてもよいし、その他の何らかの接触方式をと
ってもよい。
一般に、多結晶シリコン中に酸素およびちり素などをド
ーピングすることにより、多結晶シリコンの比抵抗は、
ドーピングしないものと比較して１０〜１０ 程度高抵
抗になることが知られている。
ーピングすることにより、多結晶シリコンの比抵抗は、
ドーピングしないものと比較して１０〜１０ 程度高抵
抗になることが知られている。
そこで、このような高抵抗の多結晶シリコンを０．１〜
１μｍ程度の厚さに形成して高抵抗層１２とする。次に
ドーピングしない多結晶シリコンを０．０５〜０．５μ
ｍ程度の厚さに形成して低抵抗層１３とする。
１μｍ程度の厚さに形成して高抵抗層１２とする。次に
ドーピングしない多結晶シリコンを０．０５〜０．５μ
ｍ程度の厚さに形成して低抵抗層１３とする。
ところで、ドーピングしない多結晶シリコンを直接非晶
質の絶縁基板上に形成する場合は、成長の初期において
は下地の非晶質の影響を受け、結晶が成長しにくく、非
晶質の境界を多く含んだ多結晶になる。しかし、酸素等
をドーピングしたシリコン層は、粒径は小さいが、多結
晶が既に形成されているので、この膜の上では結晶の成
長が比較的容易に進み、非晶質の境界領域が少°ない結
晶を形成することができる。したがって、比較的薄い膜
厚であっても結晶含有率が大きく、電界効果移動度の大
きい多結晶領域が得られる。
質の絶縁基板上に形成する場合は、成長の初期において
は下地の非晶質の影響を受け、結晶が成長しにくく、非
晶質の境界を多く含んだ多結晶になる。しかし、酸素等
をドーピングしたシリコン層は、粒径は小さいが、多結
晶が既に形成されているので、この膜の上では結晶の成
長が比較的容易に進み、非晶質の境界領域が少°ない結
晶を形成することができる。したがって、比較的薄い膜
厚であっても結晶含有率が大きく、電界効果移動度の大
きい多結晶領域が得られる。
一方、ＭＯＳ）ランジスタのチャネル領域の厚さは、数
ａｔｅ〜数ＩＱｆｉ７１の厚さであるので、チャネル形
成に必要な膜厚はかなり薄くしても良い。
ａｔｅ〜数ＩＱｆｉ７１の厚さであるので、チャネル形
成に必要な膜厚はかなり薄くしても良い。
他方１Ｍ０８）ランジスタのオフ抵抗は、チャネル領域
の形状、すなわち、チャネル長とチャネル幅で決まる形
状と、多結晶シリコンの比抵抗と厚さで決まる。上記構
造の多結晶シリコン層によるオフ抵抗ｌ見ＩＦＦ は Ｒ，ａ。
の形状、すなわち、チャネル長とチャネル幅で決まる形
状と、多結晶シリコンの比抵抗と厚さで決まる。上記構
造の多結晶シリコン層によるオフ抵抗ｌ見ＩＦＦ は Ｒ，ａ。
Ｒ・＝′・Ｗ、ｔ、
Ｒ３＝′・Ｗ＠ｔ。
ρ１：高抵抗多結晶シリコンの比抵抗
ρ２：低抵抗 〃
ｔ８：高抵抗 〃 の厚さ
ｔ２：低抵抗多結晶シリコンの厚さ
Ｌ ：チャネル長
Ｗ ：チャネル幅
前述のようにρ１）ρ２であることから、高抵抗多結晶
シリコンの膜厚が厚（てもＲｔ ） Ｒ２となり、ＲＯ
ＰＩＦには影響しない。したがってＲＯＦＦ中Ｒ，＝ρ
２Ｗｍｔ。
シリコンの膜厚が厚（てもＲｔ ） Ｒ２となり、ＲＯ
ＰＩＦには影響しない。したがってＲＯＦＦ中Ｒ，＝ρ
２Ｗｍｔ。
になり、ｔ２を薄くすることにより、ＲＯ？ＩＦを増大
させることができる。
させることができる。
一方、絶縁基板１１は高抵抗多結晶シリコン層１２と接
している。ところで、高抵抗多結晶シリコン領域は、し
きい値電圧が高く、チャ°ネルが形成されにくい。従っ
て基板１１との界面に蓄積された電荷があっても、寄生
チャネルは形成されず。
している。ところで、高抵抗多結晶シリコン領域は、し
きい値電圧が高く、チャ°ネルが形成されにくい。従っ
て基板１１との界面に蓄積された電荷があっても、寄生
チャネルは形成されず。
オフ状態での電流は増加しない。
従って、この実施例によれば、オン抵抗が低く、しかも
オフ抵抗が高いＴＰＴを容易に得ることができる。
オフ抵抗が高いＴＰＴを容易に得ることができる。
ところで、この実施例による’ｒ Ｆ ’ｒは、ゲート
とソース間の電位がＯｖのときオフ状態になるエンハン
スメント形であってもよく、また、低抵抗多結晶シリコ
ン層１３に不純物をドープし、さらに低い抵抗としてデ
プレツシコン形にした構造であってもよい。
とソース間の電位がＯｖのときオフ状態になるエンハン
スメント形であってもよく、また、低抵抗多結晶シリコ
ン層１３に不純物をドープし、さらに低い抵抗としてデ
プレツシコン形にした構造であってもよい。
一般に多結晶シリコンを用いたＴ Ｆ ７１’では、不
純物をドープしない多結晶にチャネル領域を設け、ゲー
ト・ソース間の電圧がＯｖのときオフ状態になるエンハ
ンスメント形トランジスタにしている。
純物をドープしない多結晶にチャネル領域を設け、ゲー
ト・ソース間の電圧がＯｖのときオフ状態になるエンハ
ンスメント形トランジスタにしている。
なお、本発明のようにチャネルを形成する多結晶シリコ
ンの膜厚を薄くすることができれば、それ以外の形式の
トランジスタでも任意に形成することも可能になる。
ンの膜厚を薄くすることができれば、それ以外の形式の
トランジスタでも任意に形成することも可能になる。
さらに、本発明の他の実施例としては、低抵抗多結晶シ
リコン層１３に、Ｐ形かル形の不純物をドーグし、をら
に低抵抗にしたものを用いてもよい。この場合にはゲー
ト・ドレイン間の電圧を０にしても電流が流れる。そし
て、ゲート電圧を高くすると、（ゲート電圧の正負は、
ドーグ（ントの種類による）ゲート絶縁膜１４を介した
電界効果により空乏層が形成され、その空乏層が、下の
高抵抗多結晶シリコン１−１２にまで延びれば、いわゆ
るピンチオフ現象が起り、低抵抗多結晶シリコン領域１
３には、電流が流れなくなり、オフ状態になる。この構
造により、さらにオン抵抗を増大させ、オフ抵抗を減少
させることができる。
リコン層１３に、Ｐ形かル形の不純物をドーグし、をら
に低抵抗にしたものを用いてもよい。この場合にはゲー
ト・ドレイン間の電圧を０にしても電流が流れる。そし
て、ゲート電圧を高くすると、（ゲート電圧の正負は、
ドーグ（ントの種類による）ゲート絶縁膜１４を介した
電界効果により空乏層が形成され、その空乏層が、下の
高抵抗多結晶シリコン１−１２にまで延びれば、いわゆ
るピンチオフ現象が起り、低抵抗多結晶シリコン領域１
３には、電流が流れなくなり、オフ状態になる。この構
造により、さらにオン抵抗を増大させ、オフ抵抗を減少
させることができる。
また、高抵抗多結晶シリコンにドープする酸素又はちり
素の濃度を、基板の厚さ方向に分布させてもよい。この
場合、基板に接する部分での濃度を高くしておけば、さ
らに寄生チャネルの防止に役立ち、他方、低抵抗シリコ
ンとの界面付近の濃度を低くしておけば、結晶の成長性
が良くなり、さらに優れた特性のＴＰＴを得ることがで
きる。
素の濃度を、基板の厚さ方向に分布させてもよい。この
場合、基板に接する部分での濃度を高くしておけば、さ
らに寄生チャネルの防止に役立ち、他方、低抵抗シリコ
ンとの界面付近の濃度を低くしておけば、結晶の成長性
が良くなり、さらに優れた特性のＴＰＴを得ることがで
きる。
なお、先に述べた低抵抗多結晶シリコンにＰ形かル形の
不純物をドープする場合でも、高抵抗多結晶シリコンと
の界面付近の濃度を低くしておけば空・芝屑が延びやす
くなってピンチオフしやすくなり、ゲート絶縁膜付近の
濃度を高くしておけば、ランジスタのチャネル領域を形
成する多結晶シリコン層の電界移動度を下げることもな
く、上記多結晶シリコンの膜厚を薄くすることができ、
かつ絶縁基板との界面に蓄積された電荷による寄生チャ
ネルを防止できることから、オフ抵抗が大きく。
不純物をドープする場合でも、高抵抗多結晶シリコンと
の界面付近の濃度を低くしておけば空・芝屑が延びやす
くなってピンチオフしやすくなり、ゲート絶縁膜付近の
濃度を高くしておけば、ランジスタのチャネル領域を形
成する多結晶シリコン層の電界移動度を下げることもな
く、上記多結晶シリコンの膜厚を薄くすることができ、
かつ絶縁基板との界面に蓄積された電荷による寄生チャ
ネルを防止できることから、オフ抵抗が大きく。
しかもオン抵抗が小さな薄膜トランジスタを容易に得る
ことができる。
ことができる。
第１図は本発明による薄膜トランジスタの一実施例で、
同図（ｇ）は平面図、（ｂ）は（α）のＡ−Ａ切断線に
沿う断面図である。 第２図は従来例を示したもので、同図（α）は平面図、
（ｂ）は（α）のＢ−Ｂ切断線に沿う断面図である。 １１・・・・・・絶縁基板、１２・・・・・・高抵抗多
結晶シリコン層、１３・・・・・・低抵抗多結晶シリコ
ン層、１４・・・・・・ゲート絶縁膜、１５・・・・・
・ゲート電極、１６・・・・・・開孔部、１７α・・・
・・・ソース電極、１７ｂ・・・・・・ドレイン電極。 第１図 （ｂ） 第２図 （ａ） （ｂ）
同図（ｇ）は平面図、（ｂ）は（α）のＡ−Ａ切断線に
沿う断面図である。 第２図は従来例を示したもので、同図（α）は平面図、
（ｂ）は（α）のＢ−Ｂ切断線に沿う断面図である。 １１・・・・・・絶縁基板、１２・・・・・・高抵抗多
結晶シリコン層、１３・・・・・・低抵抗多結晶シリコ
ン層、１４・・・・・・ゲート絶縁膜、１５・・・・・
・ゲート電極、１６・・・・・・開孔部、１７α・・・
・・・ソース電極、１７ｂ・・・・・・ドレイン電極。 第１図 （ｂ） 第２図 （ａ） （ｂ）
Claims (1)
- 【特許請求の範囲】 １、絶縁性基板上に形成した多結晶シリコン薄膜にソー
ス、ドレイン両電極を接続して得る薄膜トランジスタに
おいて、上記多結晶シリコン薄膜を絶縁性基板側の高抵
抗の多結晶シリコン層とその上に設けた低抵抗の多結晶
シリコン層の２層で構成したことを特徴とする薄膜トラ
ンジスタ。 ２、特許請求の範囲第１項において、上記高抵抗の多結
晶シリコン層を酸素、ちつ素又は炭素をドーピングした
多結晶シリコン層で構成したことを特徴とする薄膜トラ
ンジスタ。 ３、特許請求の範囲第２項において、上記低抵抗の多結
晶シリコン層をＰ形又はｎ形の不純物をドーピングした
多結晶シリコン層で構成したことを特徴とする薄膜トラ
ンジスタ。 ４、特許請求の範囲第１項において、上記高抵抗の多結
晶シリコン層の厚さを上記低抵抗の多結晶シリコン層の
厚さより厚く構成したことを特徴とする薄膜トランジス
タ。 ５、特許請求の範囲第４項において、上記高抵抗の多結
晶シリコン層の厚さが０．１〜１．０μｍの範囲内に、
そして上記低抵抗の多結晶シリコン層の厚さが０．０１
〜０．３μｍの範囲内にそれぞれ収まるように構成した
ことを特徴とする薄膜トランジスタ。 ６、特許請求の範囲第３項において、上記ドーピングが
厚さ方向に濃度こう配をもつように構成されていること
を特徴とする薄膜トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6847885A JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
| DE8686104458T DE3679437D1 (de) | 1985-04-02 | 1986-04-02 | Duennfilm-transistor mit polykristallinem silizium. |
| EP19860104458 EP0198320B1 (en) | 1985-04-02 | 1986-04-02 | Thin film transistor using polycrystalline silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6847885A JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61228671A true JPS61228671A (ja) | 1986-10-11 |
| JPH058871B2 JPH058871B2 (ja) | 1993-02-03 |
Family
ID=13374832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6847885A Granted JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0198320B1 (ja) |
| JP (1) | JPS61228671A (ja) |
| DE (1) | DE3679437D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3682021D1 (de) * | 1985-10-23 | 1991-11-21 | Hitachi Ltd | Polysilizium-mos-transistor und verfahren zu seiner herstellung. |
| US5322807A (en) * | 1992-08-19 | 1994-06-21 | At&T Bell Laboratories | Method of making thin film transistors including recrystallization and high pressure oxidation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| JPH0658966B2 (ja) * | 1982-05-17 | 1994-08-03 | キヤノン株式会社 | 半導体素子 |
-
1985
- 1985-04-02 JP JP6847885A patent/JPS61228671A/ja active Granted
-
1986
- 1986-04-02 EP EP19860104458 patent/EP0198320B1/en not_active Expired
- 1986-04-02 DE DE8686104458T patent/DE3679437D1/de not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH058871B2 (ja) | 1993-02-03 |
| EP0198320A2 (en) | 1986-10-22 |
| EP0198320A3 (en) | 1987-12-02 |
| DE3679437D1 (de) | 1991-07-04 |
| EP0198320B1 (en) | 1991-05-29 |
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