JPH058871B2 - - Google Patents
Info
- Publication number
- JPH058871B2 JPH058871B2 JP6847885A JP6847885A JPH058871B2 JP H058871 B2 JPH058871 B2 JP H058871B2 JP 6847885 A JP6847885 A JP 6847885A JP 6847885 A JP6847885 A JP 6847885A JP H058871 B2 JPH058871 B2 JP H058871B2
- Authority
- JP
- Japan
- Prior art keywords
- polycrystalline silicon
- thin film
- resistance
- resistance layer
- film transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 54
- 239000010409 thin film Substances 0.000 claims description 27
- 239000010408 film Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 229910052760 oxygen Inorganic materials 0.000 claims description 4
- 229910052757 nitrogen Inorganic materials 0.000 claims description 3
- 230000007423 decrease Effects 0.000 claims description 2
- 239000013078 crystal Substances 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 230000005669 field effect Effects 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005685 electric field effect Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78651—Silicon transistors
- H01L29/7866—Non-monocrystalline silicon transistors
- H01L29/78672—Polycrystalline or microcrystalline silicon transistor
- H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、多結晶シリコンを用いた薄膜トラン
ジスタに係り、特に液晶デイスプレイの駆動用に
好適な薄膜トランジスタに関する。
ジスタに係り、特に液晶デイスプレイの駆動用に
好適な薄膜トランジスタに関する。
薄膜トランジスタは絶縁性基板の表面に半導体
薄膜を成長させ、これによりトランジスタを形成
したもので、このときの半導体薄膜としては、非
晶質シリコン、非晶質化合物半導体、多結晶シリ
コンなど種々の材料によるものがあるが、これら
のうち多結晶シリコンを用いたものは、比較的、
電界効果移動度（モビリテイ）が大きく得られる
という特徴があり、例えば、シンポジユーム オ
ブ インターナシヨナル デイスプレイ（1984）
ダイジエストの第316頁における「4.25インチと
1.51インチの白黒およびフルカラーの多結晶薄膜
トランジスタで動作する液晶ビデオデイスプレ
イ」と題する論文（「SID 84 DIGEST」、P316
“4.25−in.and 1.51−in.B／Ｗ and Full−Color
LC Video Displays Addressed by Poly−Si
TFTs”）に記載されているように液晶デイスプ
レイの駆動などに好適である。
薄膜を成長させ、これによりトランジスタを形成
したもので、このときの半導体薄膜としては、非
晶質シリコン、非晶質化合物半導体、多結晶シリ
コンなど種々の材料によるものがあるが、これら
のうち多結晶シリコンを用いたものは、比較的、
電界効果移動度（モビリテイ）が大きく得られる
という特徴があり、例えば、シンポジユーム オ
ブ インターナシヨナル デイスプレイ（1984）
ダイジエストの第316頁における「4.25インチと
1.51インチの白黒およびフルカラーの多結晶薄膜
トランジスタで動作する液晶ビデオデイスプレ
イ」と題する論文（「SID 84 DIGEST」、P316
“4.25−in.and 1.51−in.B／Ｗ and Full−Color
LC Video Displays Addressed by Poly−Si
TFTs”）に記載されているように液晶デイスプ
レイの駆動などに好適である。
第２図はこのような多結晶シリコンを用いた薄
膜トランジスタ（以下、薄膜トランジスタを
TFTと称す）の従来例を示したもので、同図ａ
は平面図を、そしてｂはａのＢ−Ｂ切断線に沿う
断面図をそれぞれ示したものであり、絶縁基板１
１の上に島状に加工されたシリコンの多結晶領域
（多結晶島と呼ばれる）２２を設け、その一部に
電極コンタクト用の高濃度領域２３を形成する。
膜トランジスタ（以下、薄膜トランジスタを
TFTと称す）の従来例を示したもので、同図ａ
は平面図を、そしてｂはａのＢ−Ｂ切断線に沿う
断面図をそれぞれ示したものであり、絶縁基板１
１の上に島状に加工されたシリコンの多結晶領域
（多結晶島と呼ばれる）２２を設け、その一部に
電極コンタクト用の高濃度領域２３を形成する。
また、この多結晶領域２２の表面にはゲート絶
縁膜１４を介してゲート電極１５が形成されてい
る。ゲート絶縁膜１４の開孔部１６を介して高濃
度多結晶シリコン領域２３に接続して、ソース、
ドレイン電極１７ａ，１７ｂが形成される。
縁膜１４を介してゲート電極１５が形成されてい
る。ゲート絶縁膜１４の開孔部１６を介して高濃
度多結晶シリコン領域２３に接続して、ソース、
ドレイン電極１７ａ，１７ｂが形成される。
ゲート電極１５に所定の極性の電圧を印加する
と、その電界効果により、多結晶シリコン領域２
２の表面にチヤネルが形成され、TFTはオン状
態になる。また、ゲート電極１５の電位を０電位
にすることにより、オフ状態になる。
と、その電界効果により、多結晶シリコン領域２
２の表面にチヤネルが形成され、TFTはオン状
態になる。また、ゲート電極１５の電位を０電位
にすることにより、オフ状態になる。
ところで、TFTのオフ状態の抵抗は、多結晶
シリコンの固有抵抗などで決まるが、このときの
抵抗値は一般に大きい方が望ましい。
シリコンの固有抵抗などで決まるが、このときの
抵抗値は一般に大きい方が望ましい。
そこで、固有抵抗値を大きくするためには、多
結晶シリコンの薄膜を薄くしてやればよい。
結晶シリコンの薄膜を薄くしてやればよい。
しかしながら、一般に多結晶シリコンは、非晶
質の絶縁物基板の上に形成するので、膜厚が薄い
間は結晶含有率が少なく、膜を厚くするに従い結
晶が成長し、結晶含有率が増加する。
質の絶縁物基板の上に形成するので、膜厚が薄い
間は結晶含有率が少なく、膜を厚くするに従い結
晶が成長し、結晶含有率が増加する。
一方、多結晶シリコンの電界効果移動度は、結
晶含有率が大きくなるに従い大きくなる傾向があ
る。従つて、多結晶シリコン膜を薄くすると、結
晶含有率が小さいので、電界効果移動度が小さ
く、オン状態での抵抗値を充分に下げることがで
きなくなり、電流を充分に流すことができなくな
るという問題がある。
晶含有率が大きくなるに従い大きくなる傾向があ
る。従つて、多結晶シリコン膜を薄くすると、結
晶含有率が小さいので、電界効果移動度が小さ
く、オン状態での抵抗値を充分に下げることがで
きなくなり、電流を充分に流すことができなくな
るという問題がある。
このため、従来は膜を薄くすることができず、
オフ状態での抵抗値を充分大きく得ることができ
なかつた。
オフ状態での抵抗値を充分大きく得ることができ
なかつた。
また、オフ状態での抵抗値が低下してしまうこ
とのもう一つの原因としては、以下の理由による
ものがある。すなわち、絶縁基板１１と、多結晶
シリコン領域２２の下側の界面付近に電荷が蓄積
され、その電界効果により、底面に寄生チヤネル
が形成され、この寄生チヤネルにより電流が流
れ、オフ抵抗の低下をもたらしてしまうのであ
る。
とのもう一つの原因としては、以下の理由による
ものがある。すなわち、絶縁基板１１と、多結晶
シリコン領域２２の下側の界面付近に電荷が蓄積
され、その電界効果により、底面に寄生チヤネル
が形成され、この寄生チヤネルにより電流が流
れ、オフ抵抗の低下をもたらしてしまうのであ
る。
本発明は、上記した事情に鑑みてなされたもの
で、その目的とするところは、充分に高いオフ抵
抗をもちながら極めて低いオン抵抗を与えること
ができる薄膜トランジスタを提供するにある。
で、その目的とするところは、充分に高いオフ抵
抗をもちながら極めて低いオン抵抗を与えること
ができる薄膜トランジスタを提供するにある。
この目的を達成するため、本発明は、TFTの
多結晶シリコン薄膜を、イントリンシツクな多結
晶シリコン層よりも高抵抗な多結晶シリコン層
（以下、高抵抗層と呼ぶ）と、イントリンシツク
又はそれより低抵抗な多結晶シリコン層（以下、
低抵抗層と呼ぶ）の２層で構成し、低抵抗層にチ
ヤネルが形成されるようにした点を特徴とする。
多結晶シリコン薄膜を、イントリンシツクな多結
晶シリコン層よりも高抵抗な多結晶シリコン層
（以下、高抵抗層と呼ぶ）と、イントリンシツク
又はそれより低抵抗な多結晶シリコン層（以下、
低抵抗層と呼ぶ）の２層で構成し、低抵抗層にチ
ヤネルが形成されるようにした点を特徴とする。
以下、本発明による薄膜トランジスタについ
て、図示の実施例により詳細に説明する。
て、図示の実施例により詳細に説明する。
第１図は本発明の一実施例で、ａは平面図、ｂ
はａのＡ−Ａ切断線に沿うの断面図であり、これ
らの図において、絶縁基板１１の上に高抵抗多結
晶シリコン層１２と、低抵抗多結晶シリコン層１
３を積み重さねた多結晶シリコン領域（島）が形
成されている。ゲート絶縁膜１４を介してゲート
電極１５が形成される。また、ゲート絶縁膜１４
の開孔部１６を介して、ソースおよびドレインの
各電極１７ａ，１７ｂが形成されている。ソース
およびドレイン電極１７ａ，１７ｂと、低抵抗多
結晶シリコン層１３との接触は、第２図の従来例
のように、ｎ型又はｐ型の不純物を高濃度にドー
ピングした方法にしてもよいし、その他の何らか
の接触方式をとつてもよい。
はａのＡ−Ａ切断線に沿うの断面図であり、これ
らの図において、絶縁基板１１の上に高抵抗多結
晶シリコン層１２と、低抵抗多結晶シリコン層１
３を積み重さねた多結晶シリコン領域（島）が形
成されている。ゲート絶縁膜１４を介してゲート
電極１５が形成される。また、ゲート絶縁膜１４
の開孔部１６を介して、ソースおよびドレインの
各電極１７ａ，１７ｂが形成されている。ソース
およびドレイン電極１７ａ，１７ｂと、低抵抗多
結晶シリコン層１３との接触は、第２図の従来例
のように、ｎ型又はｐ型の不純物を高濃度にドー
ピングした方法にしてもよいし、その他の何らか
の接触方式をとつてもよい。
一般に、多結晶シリコン中に酸素およびちつ素
などをドーピングすることにより、多結晶シリコ
ンの比抵抗は、ドーピングしないものと比較して
102〜104程度高抵抗になることが知られている。
などをドーピングすることにより、多結晶シリコ
ンの比抵抗は、ドーピングしないものと比較して
102〜104程度高抵抗になることが知られている。
そこで、このような高抵抗の多結晶シリコンを
0.1〜1μｍ程度の厚さに形成して高抵抗層１２と
する。次にドーピングしない多結晶シリコンを
0.05〜0.5μｍ程度の厚さに形成して低抵抗層１３
とする。
0.1〜1μｍ程度の厚さに形成して高抵抗層１２と
する。次にドーピングしない多結晶シリコンを
0.05〜0.5μｍ程度の厚さに形成して低抵抗層１３
とする。
ところで、ドーピングしない多結晶シリコンを
直接非晶質の絶縁基板上に形成する場合は、成長
の初期においては下地の非晶質の影響を受け、結
晶が成長しにくく、非晶質の境界を多く含んだ多
結晶になる。しかし、酸素等をドーピングしたシ
リコン層は、粒径は小さいが、多結晶が既に形成
されているので、この膜の上では結晶の成長が比
較的容易に進み、非晶質の境界領域が少ない結晶
を形成することができる。したがつて、比較的薄
い薄膜であつても結晶含有率が大きく、電界効果
移動度の大きい多結晶領域が得られる。
直接非晶質の絶縁基板上に形成する場合は、成長
の初期においては下地の非晶質の影響を受け、結
晶が成長しにくく、非晶質の境界を多く含んだ多
結晶になる。しかし、酸素等をドーピングしたシ
リコン層は、粒径は小さいが、多結晶が既に形成
されているので、この膜の上では結晶の成長が比
較的容易に進み、非晶質の境界領域が少ない結晶
を形成することができる。したがつて、比較的薄
い薄膜であつても結晶含有率が大きく、電界効果
移動度の大きい多結晶領域が得られる。
一方、MOSトランジスタのシヤネル領域の厚
さは、数ｎｍ〜数10nｍの厚さであるので、チヤ
ネル形成に必要な薄膜はかなり薄くしても良い。
他方、MOSトランジスタのオフ抵抗は、チヤネ
ル領域の形状、すなわち、チヤネル長とチヤネル
幅で決まる形状と、多結晶シリコンの比抵抗と厚
さで決まる。上記構造の多結晶シリコン層による
オフ抵抗ROFFは ROFF＝R1R2／R1＋R2 R1＝ρ1Ｌ／Ｗ・t1 R2＝ρ2Ｌ／Ｗ・t2 ρ1：高抵抗多結晶シリコンの比抵抗 ρ2：低抵抗 〃 t1：高抵抗 〃 の厚さ t2：低抵抗多結晶シリコンの厚さ Ｌ：チヤネル長 Ｗ：チヤネル幅 前述のようにρ1≫ρ2であることから、高抵抗多
結晶シリコンの膜厚が厚くてもR1≫R2となり、
ROFFには影響しない。したがつて ROFF≒R2＝ρ2Ｌ／Ｗ・t2 になり、t2を薄くすることにより、ROFFを増大さ
せることができる。
さは、数ｎｍ〜数10nｍの厚さであるので、チヤ
ネル形成に必要な薄膜はかなり薄くしても良い。
他方、MOSトランジスタのオフ抵抗は、チヤネ
ル領域の形状、すなわち、チヤネル長とチヤネル
幅で決まる形状と、多結晶シリコンの比抵抗と厚
さで決まる。上記構造の多結晶シリコン層による
オフ抵抗ROFFは ROFF＝R1R2／R1＋R2 R1＝ρ1Ｌ／Ｗ・t1 R2＝ρ2Ｌ／Ｗ・t2 ρ1：高抵抗多結晶シリコンの比抵抗 ρ2：低抵抗 〃 t1：高抵抗 〃 の厚さ t2：低抵抗多結晶シリコンの厚さ Ｌ：チヤネル長 Ｗ：チヤネル幅 前述のようにρ1≫ρ2であることから、高抵抗多
結晶シリコンの膜厚が厚くてもR1≫R2となり、
ROFFには影響しない。したがつて ROFF≒R2＝ρ2Ｌ／Ｗ・t2 になり、t2を薄くすることにより、ROFFを増大さ
せることができる。
一方、絶縁基板１１は高抵抗多結晶シリコン層
１２と接している。ところで、高抵抗多結晶シリ
コン領域は、しきい値電圧が高く、チヤネルが形
成されにくい。従つて基板１１との界面に蓄積さ
れた電荷があつても、寄生チヤネルは形成され
ず、オフ状態での電流は増加しない。
１２と接している。ところで、高抵抗多結晶シリ
コン領域は、しきい値電圧が高く、チヤネルが形
成されにくい。従つて基板１１との界面に蓄積さ
れた電荷があつても、寄生チヤネルは形成され
ず、オフ状態での電流は増加しない。
従つて、この実施例によれば、オン抵抗が低
く、しかもオフ抵抗が高いTFTを容易に得るこ
とができる。
く、しかもオフ抵抗が高いTFTを容易に得るこ
とができる。
ところで、この実施例によるTFTは、ゲート
とソース間の電位が0Vのときオフ状態になるエ
ンハンスメント形であつてもよく、また、低抵抗
多結晶シリコン層１３に不純物をドープし、さら
に低い抵抗としてデプレツシヨン形にした構造で
あつてもよい。
とソース間の電位が0Vのときオフ状態になるエ
ンハンスメント形であつてもよく、また、低抵抗
多結晶シリコン層１３に不純物をドープし、さら
に低い抵抗としてデプレツシヨン形にした構造で
あつてもよい。
一般に多結晶シリコンを用いたTFTでは、不
純物をドープしない多結晶にチヤネル領域を設
け、ゲート・ソース間の電圧が0Vのときオフ状
態になるエンハンスメント形トランジスタにして
いる。なお、本発明のようにチヤネルを形成する
多結晶シリコンの膜厚を薄くすることができれ
ば、それ以外の形式のトランジスタでも任意に形
成することも可能になる。
純物をドープしない多結晶にチヤネル領域を設
け、ゲート・ソース間の電圧が0Vのときオフ状
態になるエンハンスメント形トランジスタにして
いる。なお、本発明のようにチヤネルを形成する
多結晶シリコンの膜厚を薄くすることができれ
ば、それ以外の形式のトランジスタでも任意に形
成することも可能になる。
さらに、本発明の他の実施例としては、低抵抗
多結晶シリコン層１３に、Ｐ形がｎ形の不純物を
ドープし、さらに低抵抗にしたものを用いてもよ
い。この場合にはゲート・ドレイン間の電圧を０
にしても電流が流れる。そして、ゲート電圧を高
くすると、（ゲート電圧の正負は、ドーパントの
種類による）ゲート絶縁膜１４を介した電界効果
による空乏層が形成され、その空乏層が、下の高
抵抗多結晶シリコン層１２にまで延びれば、いわ
ゆるピンチオフ現象が起り、低抵抗多結晶シリコ
ン領域１３には、電流が流れなくなり、オフ状態
になる。この構造により、さらにオン抵抗を増大
させ、オフ抵抗を減少させることができる。
多結晶シリコン層１３に、Ｐ形がｎ形の不純物を
ドープし、さらに低抵抗にしたものを用いてもよ
い。この場合にはゲート・ドレイン間の電圧を０
にしても電流が流れる。そして、ゲート電圧を高
くすると、（ゲート電圧の正負は、ドーパントの
種類による）ゲート絶縁膜１４を介した電界効果
による空乏層が形成され、その空乏層が、下の高
抵抗多結晶シリコン層１２にまで延びれば、いわ
ゆるピンチオフ現象が起り、低抵抗多結晶シリコ
ン領域１３には、電流が流れなくなり、オフ状態
になる。この構造により、さらにオン抵抗を増大
させ、オフ抵抗を減少させることができる。
また、高抵抗多結晶シリコンにドープする酸素
又はちつ素の濃度を、基板の厚さ方向に分布させ
てもよい。この場合、基板に接する部分での濃度
を高くしておけば、さらに寄生チヤネルの防止に
役立ち、他方、低抵抗シリコンとの界面付近の濃
度を低くしておけば、結晶の成長性が良くなり、
さらに優れた特性のTFTを得ることができる。
又はちつ素の濃度を、基板の厚さ方向に分布させ
てもよい。この場合、基板に接する部分での濃度
を高くしておけば、さらに寄生チヤネルの防止に
役立ち、他方、低抵抗シリコンとの界面付近の濃
度を低くしておけば、結晶の成長性が良くなり、
さらに優れた特性のTFTを得ることができる。
なお、先に述べた低抵抗多結晶シリコンにｐ形
かｎ形の不純物をドープする場合でも、高抵抗多
結晶シリコンとの界面付近の濃度を低くしておけ
ば空乏層が延びやすくなつてピンチオフしやすく
なり、ゲート絶縁膜付近の濃度を高くしておけ
ば、オン状態での抵抗を小さくすることができ
る。
かｎ形の不純物をドープする場合でも、高抵抗多
結晶シリコンとの界面付近の濃度を低くしておけ
ば空乏層が延びやすくなつてピンチオフしやすく
なり、ゲート絶縁膜付近の濃度を高くしておけ
ば、オン状態での抵抗を小さくすることができ
る。
以上説明したように、本発明によれば、薄膜ト
ランジスタのチヤネル領域を形成する多結晶シリ
コン層の電界移動度を下げることもなく、上記多
結晶シリコンの薄膜を薄くすることができ、かつ
絶縁基板との界面に蓄積された電荷による寄生チ
ヤネルを防止できることから、オフ抵抗が大き
く、しかもオン抵抗が小さな薄膜トランジスタを
容易に得ることができる。
ランジスタのチヤネル領域を形成する多結晶シリ
コン層の電界移動度を下げることもなく、上記多
結晶シリコンの薄膜を薄くすることができ、かつ
絶縁基板との界面に蓄積された電荷による寄生チ
ヤネルを防止できることから、オフ抵抗が大き
く、しかもオン抵抗が小さな薄膜トランジスタを
容易に得ることができる。
第１図は本発明による薄膜トランジスタの一実
施例で、同図ａは平面図、ｂはａのＡ−Ａ切断線
に沿う断面図である。第２図は従来例を示したも
ので、同図ａは平面図、ｂはａのＢ−Ｂ切断線に
沿う断面図である。 １１……絶縁基板、１２……高抵抗多結晶シリ
コン層、１３……低抵抗多結晶シリコン層、１４
……ゲート絶縁膜、１５……ゲート電極、１６…
…開孔部、１７ａ……ソース電極、１７ｂ……ド
レイン電極。
施例で、同図ａは平面図、ｂはａのＡ−Ａ切断線
に沿う断面図である。第２図は従来例を示したも
ので、同図ａは平面図、ｂはａのＢ−Ｂ切断線に
沿う断面図である。 １１……絶縁基板、１２……高抵抗多結晶シリ
コン層、１３……低抵抗多結晶シリコン層、１４
……ゲート絶縁膜、１５……ゲート電極、１６…
…開孔部、１７ａ……ソース電極、１７ｂ……ド
レイン電極。
Claims (1)
- 【特許請求の範囲】 １ 絶縁性基板上に形成した多結晶シリコン薄膜
にソース、ドレイン両電極を接続し、これらソー
ス、ドレイン両電極の間の上記多結晶シリコン薄
膜上に絶縁膜を介してゲート電極を設けた薄膜ト
ランジスタにおいて、上記多結晶シリコン薄膜
を、イントリンシツクな多結晶シリコンよりも高
抵抗の多結晶シリコンからなる高抵抗層と、イン
トリンシツク又はそれより低抵抗の多結晶シリコ
ンからなる低抵抗層の２層で構成し、上記高抵抗
層を上記絶縁性基板側に設けたことを特徴とする
薄膜トランジスタ。 ２ 特許請求の範囲第１項において、上記高抵抗
層を、酸素又はちつ素をドーピングした多結晶シ
リコン層で構成したことを特徴とする薄膜トラン
ジスタ。 ３ 特許請求の範囲第１項において、上記低抵抗
層を、ｐ形又はｎ形の不純物をドーピングした多
結晶シリコン層で構成したことを特徴とする薄膜
トランジスタ。 ４ 特許請求の範囲第１項において、上記高抵抗
層の厚さを上記低抵抗層の厚さよりも厚く構成し
たことを特徴とする薄膜トランジスタ。 ５ 特許請求の範囲第４項において、上記高抵抗
層の厚さが0.1〜1.0μｍの範囲内に、上記低抵抗
層の厚さが0.01〜0.3μｍの範囲内にそれぞれ収ま
るように構成したことを特徴とする薄膜トランジ
スタ。 ６ 特許請求の範囲第２項又は第３項において、
上記ドーピングが、上記基板側から厚み方向に濃
度が低下して行く濃度勾配をもつように構成した
ことを特徴とする薄膜トランジスタ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6847885A JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
| DE8686104458T DE3679437D1 (de) | 1985-04-02 | 1986-04-02 | Duennfilm-transistor mit polykristallinem silizium. |
| EP19860104458 EP0198320B1 (en) | 1985-04-02 | 1986-04-02 | Thin film transistor using polycrystalline silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6847885A JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61228671A JPS61228671A (ja) | 1986-10-11 |
| JPH058871B2 true JPH058871B2 (ja) | 1993-02-03 |
Family
ID=13374832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6847885A Granted JPS61228671A (ja) | 1985-04-02 | 1985-04-02 | 薄膜トランジスタ |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0198320B1 (ja) |
| JP (1) | JPS61228671A (ja) |
| DE (1) | DE3679437D1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3682021D1 (de) * | 1985-10-23 | 1991-11-21 | Hitachi Ltd | Polysilizium-mos-transistor und verfahren zu seiner herstellung. |
| US5480818A (en) * | 1992-02-10 | 1996-01-02 | Fujitsu Limited | Method for forming a film and method for manufacturing a thin film transistor |
| US5322807A (en) * | 1992-08-19 | 1994-06-21 | At&T Bell Laboratories | Method of making thin film transistors including recrystallization and high pressure oxidation |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2527385B1 (fr) * | 1982-04-13 | 1987-05-22 | Suwa Seikosha Kk | Transistor a couche mince et panneau d'affichage a cristaux liquides utilisant ce type de transistor |
| JPH0658966B2 (ja) * | 1982-05-17 | 1994-08-03 | キヤノン株式会社 | 半導体素子 |
-
1985
- 1985-04-02 JP JP6847885A patent/JPS61228671A/ja active Granted
-
1986
- 1986-04-02 DE DE8686104458T patent/DE3679437D1/de not_active Expired - Lifetime
- 1986-04-02 EP EP19860104458 patent/EP0198320B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61228671A (ja) | 1986-10-11 |
| EP0198320A3 (en) | 1987-12-02 |
| EP0198320B1 (en) | 1991-05-29 |
| DE3679437D1 (de) | 1991-07-04 |
| EP0198320A2 (en) | 1986-10-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN1052574C (zh) | 具有薄膜晶体管的电子器件 | |
| US6057558A (en) | Silicon carbide semiconductor device and manufacturing method thereof | |
| US5475238A (en) | Thin film transistor with a sub-gate structure and a drain offset region | |
| US6242777B1 (en) | Field effect transistor and liquid crystal devices including the same | |
| EP0249204A2 (en) | Thin film field effect transistor | |
| US7763938B2 (en) | Field effect transistor | |
| US20040222423A1 (en) | TFT with body contacts | |
| JP3008485B2 (ja) | 薄膜トランジスタ | |
| JPH058871B2 (ja) | ||
| JP2581149B2 (ja) | 薄膜高耐圧半導体装置 | |
| JPH0669094B2 (ja) | 電界効果型トランジスタ | |
| JP3097673B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
| JPS6185868A (ja) | 薄膜トランジスタ | |
| JPH01302768A (ja) | 逆スタガー型シリコン薄膜トランジスタ | |
| JPS626352B2 (ja) | ||
| JP3522442B2 (ja) | 薄膜半導体装置 | |
| JPH0274076A (ja) | Ｍｏｓ型トランジスタ | |
| JPH07131019A (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH07114282B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| US5811854A (en) | One piece semiconductor device having a power fet and a low level signal element with laterally spaced buried layers | |
| JPH0274077A (ja) | Ｍｉｓ型トランジスタ | |
| JPS63288067A (ja) | 薄膜トランジスタ | |
| JP2937318B2 (ja) | アモルファスシリコン薄膜トランジスタ | |
| JPS60227478A (ja) | 電界効果型トランジスタ | |
| JPS61252666A (ja) | 薄膜トランジスタ素子 |