JPH0274077A - Ｍｉｓ型トランジスタ - Google Patents
Ｍｉｓ型トランジスタInfo
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- JPH0274077A JPH0274077A JP22618888A JP22618888A JPH0274077A JP H0274077 A JPH0274077 A JP H0274077A JP 22618888 A JP22618888 A JP 22618888A JP 22618888 A JP22618888 A JP 22618888A JP H0274077 A JPH0274077 A JP H0274077A
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- Japan
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- transistor
- thin film
- semiconductor layer
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- leakage current
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Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、Ｍ Ｉ Ｓ （ｍｅｔａｌ−ｉｎｓｕｌａ
Ｌｏｒ−ｓｅｍｉｃ。
Ｌｏｒ−ｓｅｍｉｃ。
ｎｄｕｃｔｏｒ ５ｔｒｕｃｔｕｒｅ）型トランジスタ
に関し、更に詳しくは、多結晶シリコン膜を用いて形成
した薄膜トランジスタであって、特に、液晶デイスプレ
ィ等のアクティブマトリックス回路の構成を可能にする
ものに係る。
に関し、更に詳しくは、多結晶シリコン膜を用いて形成
した薄膜トランジスタであって、特に、液晶デイスプレ
ィ等のアクティブマトリックス回路の構成を可能にする
ものに係る。
［発明の概要］
この発明は、絶縁基板上に形成した半導体層に形成した
ＭｒＳ型トランジスタにおいて、チャネル領域に隣接す
る少なくともドレイン側の前記半導体層の不純物濃度を
５ Ｘ Ｉ Ｏ”ｃ ｍ−’〜５ Ｘ Ｉ Ｏ”ｃｍ−
”としたことにより、リーク電流を減少させ、液晶デイ
スプレィ等への回路構成を可能にしたものである。
ＭｒＳ型トランジスタにおいて、チャネル領域に隣接す
る少なくともドレイン側の前記半導体層の不純物濃度を
５ Ｘ Ｉ Ｏ”ｃ ｍ−’〜５ Ｘ Ｉ Ｏ”ｃｍ−
”としたことにより、リーク電流を減少させ、液晶デイ
スプレィ等への回路構成を可能にしたものである。
［従来の技術］
従来、この種のＭＩＳ型トランジスタとしては、第４図
に示すように、絶縁基板１上に多結晶シリコン薄膜２が
形成され、この・多結晶シリコン薄膜２の両端には、該
薄膜２がかなり薄いため抵抗が高くなることを予測して
所定のｎ型不純物を４×１０”ａｍ−３程度の高濃度に
ドープして抵抗の低いソース領域２ａ、 ドレイン領
域２ｂが形成されている。なお、トランジスタの動作時
において、多結晶シリコン薄膜２中のソース領域２ａと
ドレイン領域２ｂとの間の部分は、チャネルが形成され
るチャネル領域２ｃとなっている。また、前記多結晶シ
リコン薄膜２上には、Ｓ１０．から成るゲート絶縁層３
が形成され、このゲート絶！ＩＸ！ｊ３上には不純物が
ドープされた多結晶シリコン（Ｄｏｐｏｓ）から成るゲ
ート電極４が形成されている。さらに、前記多結晶シリ
コン薄膜２及びゲート電極４上には、ＳｉＯｘから成る
絶縁層５が形成されている。この絶縁ＦＪｉ５には、開
口５λ、５ｂが形成されていて、これらの開口５ａ、５
ｂを通じてソース領域２ａ及びドレイン領域２ｂのため
のアルミニウムから成る取り出し電極６．７が夫々形成
されている。
に示すように、絶縁基板１上に多結晶シリコン薄膜２が
形成され、この・多結晶シリコン薄膜２の両端には、該
薄膜２がかなり薄いため抵抗が高くなることを予測して
所定のｎ型不純物を４×１０”ａｍ−３程度の高濃度に
ドープして抵抗の低いソース領域２ａ、 ドレイン領
域２ｂが形成されている。なお、トランジスタの動作時
において、多結晶シリコン薄膜２中のソース領域２ａと
ドレイン領域２ｂとの間の部分は、チャネルが形成され
るチャネル領域２ｃとなっている。また、前記多結晶シ
リコン薄膜２上には、Ｓ１０．から成るゲート絶縁層３
が形成され、このゲート絶！ＩＸ！ｊ３上には不純物が
ドープされた多結晶シリコン（Ｄｏｐｏｓ）から成るゲ
ート電極４が形成されている。さらに、前記多結晶シリ
コン薄膜２及びゲート電極４上には、ＳｉＯｘから成る
絶縁層５が形成されている。この絶縁ＦＪｉ５には、開
口５λ、５ｂが形成されていて、これらの開口５ａ、５
ｂを通じてソース領域２ａ及びドレイン領域２ｂのため
のアルミニウムから成る取り出し電極６．７が夫々形成
されている。
［発明が解決しようとする課題］
しかしながら、このような従来のＭＩＳ型トランジスタ
、特に多結晶シリコンを用いた薄膜トランジスタ（ＴＰ
Ｔ）では、第５図に示すように、ゲート電圧（Ｖａ）に
指数関数的に依存するり−ク電流（図中Ａで矢示する）
が存在する。これまで、このようなリーク電流が流れる
原因が明白でなかったため、これを低減させる手段が何
ら講じられることがなかった。そのため、このような薄
膜トランジスタを用いた集積回路としては、回路構成上
ゲートに著しい逆バイアス（ＯＦＦの方向）がかからな
いものに限られていて、大面積に均一に形成できるとい
う薄膜トランジスタの特性を液晶デイスプレィ等のアク
ティブマトリックス回路の構成に応用するのが困難であ
った。
、特に多結晶シリコンを用いた薄膜トランジスタ（ＴＰ
Ｔ）では、第５図に示すように、ゲート電圧（Ｖａ）に
指数関数的に依存するり−ク電流（図中Ａで矢示する）
が存在する。これまで、このようなリーク電流が流れる
原因が明白でなかったため、これを低減させる手段が何
ら講じられることがなかった。そのため、このような薄
膜トランジスタを用いた集積回路としては、回路構成上
ゲートに著しい逆バイアス（ＯＦＦの方向）がかからな
いものに限られていて、大面積に均一に形成できるとい
う薄膜トランジスタの特性を液晶デイスプレィ等のアク
ティブマトリックス回路の構成に応用するのが困難であ
った。
なお、第６図は、液晶デイスプレィの１＠素の回路図で
あり、同図中８は液晶を、９はｆＪＭトランジスタ（駆
動トランジスタ）を、１０は映像信号線を、１１は駆動
信号線を示している。また、映像信号線ｌＯには、第７
図のグラフに示すように映像信号Ｖｓｉｇが通り、一定
の周期で薄膜トランジスタを駆動信号■６によって開閉
することにより映像信号を０点に取り込み、液晶８に電
圧を印加する。この液晶８のレスポンスをある程度速く
しなくてはならないので、映像信号Ｖｓｉｇの振幅は、
一定の大きさが必要である。この時、トランジスタのリ
ークが最も問題となるのは、Ａ点にＶｓｉｇ＝５Ｖ、Ｂ
点にオフゲートバイアス＝ＯＶ、Ｃ点に蓄積されている
信号＝ＩＯＶの場合である（第８図Ａ）。なお、これは
第８図已に示すものと等価であり、このため、リークの
問題は負ゲートバイアスを小さくすることだけでは解決
出来ないという課題がある。
あり、同図中８は液晶を、９はｆＪＭトランジスタ（駆
動トランジスタ）を、１０は映像信号線を、１１は駆動
信号線を示している。また、映像信号線ｌＯには、第７
図のグラフに示すように映像信号Ｖｓｉｇが通り、一定
の周期で薄膜トランジスタを駆動信号■６によって開閉
することにより映像信号を０点に取り込み、液晶８に電
圧を印加する。この液晶８のレスポンスをある程度速く
しなくてはならないので、映像信号Ｖｓｉｇの振幅は、
一定の大きさが必要である。この時、トランジスタのリ
ークが最も問題となるのは、Ａ点にＶｓｉｇ＝５Ｖ、Ｂ
点にオフゲートバイアス＝ＯＶ、Ｃ点に蓄積されている
信号＝ＩＯＶの場合である（第８図Ａ）。なお、これは
第８図已に示すものと等価であり、このため、リークの
問題は負ゲートバイアスを小さくすることだけでは解決
出来ないという課題がある。
本発明は、このような従来の課題点に着目して創案され
たものであって、リーク電流が小さく、より自由な回路
構成を可能とするＭＩＳ型トランジスタを得んとするも
のである。
たものであって、リーク電流が小さく、より自由な回路
構成を可能とするＭＩＳ型トランジスタを得んとするも
のである。
の半導体層における不純物濃度を５Ｘ１０”ｃｍ−’〜
５×１０”ｃｍ−”として、ドーズｍを減少させること
により、少なくともドレイン領域の半導体の縮退を防ぎ
、キャリアがトンネルすべきポテンシャルバリアの高さ
を高くして、トランジスタのリーク電流を減少させる。
５×１０”ｃｍ−”として、ドーズｍを減少させること
により、少なくともドレイン領域の半導体の縮退を防ぎ
、キャリアがトンネルすべきポテンシャルバリアの高さ
を高くして、トランジスタのリーク電流を減少させる。
また、少なくともドレイン領域の不純物濃度を下げ過ぎ
ると、抵抗となるため、−度５ＸＩＯ”ｃｍ−’の下限
値であれば、このような抵抗化を防止出来る。
ると、抵抗となるため、−度５ＸＩＯ”ｃｍ−’の下限
値であれば、このような抵抗化を防止出来る。
［課題を解決するための手段］
そこで、本発明は、絶縁基板上に形成した半導体層に形
成したＭＩＳ型トランジスタにおいて、チャネル領域に
隣接する少なくともドレイン側の前記半導体層の不純物
濃度を５ＸＩＯ”ｃｍ−’〜５Ｘ１０”ｃｍ″′とした
ことを、その解決手段としている。
成したＭＩＳ型トランジスタにおいて、チャネル領域に
隣接する少なくともドレイン側の前記半導体層の不純物
濃度を５ＸＩＯ”ｃｍ−’〜５Ｘ１０”ｃｍ″′とした
ことを、その解決手段としている。
［作用］
チャネル領域に隣接する少なくともドレイン側［実施例
コ 以下、本発明に係るＭｉＳ型半導体トランジスタの詳細
を図面に示す実施例に基づいて説明する。
コ 以下、本発明に係るＭｉＳ型半導体トランジスタの詳細
を図面に示す実施例に基づいて説明する。
なお、従来と同様の部分には同一の符号を付して説明す
る。
る。
第１図に示すように、絶縁基板１上に、半導体層として
の膜厚５００人の多結晶シリコン薄膜２が形成されてい
る。この多結晶シリコン薄膜２の両端には不純物濃度が
５Ｘ１０”ａｍ−’（ドーズ量２．５ Ｘ １０ ”ａ
ｍ−”） 〜５ Ｘ ｌ Ｏ”ａｍ″′（ド−ズ愈２．
Ｓ Ｘ Ｉ Ｏ目Ｃｍ″りとなるようにｎ型不純物例え
ばリン（Ｐ）をドープしてソース領域２ａ、 ドレイ
ン領域２ｂが形成されている。
の膜厚５００人の多結晶シリコン薄膜２が形成されてい
る。この多結晶シリコン薄膜２の両端には不純物濃度が
５Ｘ１０”ａｍ−’（ドーズ量２．５ Ｘ １０ ”ａ
ｍ−”） 〜５ Ｘ ｌ Ｏ”ａｍ″′（ド−ズ愈２．
Ｓ Ｘ Ｉ Ｏ目Ｃｍ″りとなるようにｎ型不純物例え
ばリン（Ｐ）をドープしてソース領域２ａ、 ドレイ
ン領域２ｂが形成されている。
また、ソース領域２ユとドレイン領域２ｂとの間の部分
は、チャネル領域２ｃが形成され、このチャネル領域２
ｃの上には、ゲート絶縁層３を介してゲート長５μｍの
ゲート電極４が形成されている。このゲート電極４とド
レイン領域２ｂとの間隔０．５μｍ以下に設定されてい
る。
は、チャネル領域２ｃが形成され、このチャネル領域２
ｃの上には、ゲート絶縁層３を介してゲート長５μｍの
ゲート電極４が形成されている。このゲート電極４とド
レイン領域２ｂとの間隔０．５μｍ以下に設定されてい
る。
さらに、多結晶シリコン薄膜２及びゲート電極４上には
、Ｓ ＋ Ｏｔから成る絶縁層５が形成されている。こ
の絶縁層５には、開口５λ、５ｂが形成されていて、こ
れらの開口５ａ、５ｂを介してソース領域２ａ及びドレ
イン領域２ｂのためのアルミニウムから成る取り出し電
極６．７が夫々形成されている。
、Ｓ ＋ Ｏｔから成る絶縁層５が形成されている。こ
の絶縁層５には、開口５λ、５ｂが形成されていて、こ
れらの開口５ａ、５ｂを介してソース領域２ａ及びドレ
イン領域２ｂのためのアルミニウムから成る取り出し電
極６．７が夫々形成されている。
上記したように、ソース領域２ａ、 ドレイン領域２
ｂの不純物濃度を５ Ｘ Ｉ Ｏ”ｃｍ−’〜５ Ｘ
１０”ｃｍ−３と設定したことにより、リーク電流を減
少させることが可能となる。
ｂの不純物濃度を５ Ｘ Ｉ Ｏ”ｃｍ−’〜５ Ｘ
１０”ｃｍ−３と設定したことにより、リーク電流を減
少させることが可能となる。
なお、リーク電流のゲート電圧（ＶＧ）依存性、ＶＯ（
ソース・ドレイン間電圧）依存性、温度特性等から、そ
の原因は、多結晶シリコン中のトラップを介したバンド
間のトンネル現象であるという知見が得られており、そ
のトンネル現象が起こる原因としては、（］）多結晶シ
リコン中の多数のトラップの存在、（２）ドレイン近傍
の強電界、（３）ドレイン近傍のバンドギャップＥｇの
減少、か考えられている。本発明は、（３）に着目して
成されたものである。
ソース・ドレイン間電圧）依存性、温度特性等から、そ
の原因は、多結晶シリコン中のトラップを介したバンド
間のトンネル現象であるという知見が得られており、そ
のトンネル現象が起こる原因としては、（］）多結晶シ
リコン中の多数のトラップの存在、（２）ドレイン近傍
の強電界、（３）ドレイン近傍のバンドギャップＥｇの
減少、か考えられている。本発明は、（３）に着目して
成されたものである。
現在、薄膜トランジスタ、超薄膜トランジスタの製造プ
ロセスにおいては、ソース領域及びドレイン領域に２Ｘ
ｌＯ”７ｃｍ”というドーズ量で不純物を打ち込んでい
る。このため、ソース領域。
ロセスにおいては、ソース領域及びドレイン領域に２Ｘ
ｌＯ”７ｃｍ”というドーズ量で不純物を打ち込んでい
る。このため、ソース領域。
ドレイン領域の濃度は、４ＸＩＯ”７ｃｍ”程度という
高濃度になり、完全に縮退してバンドギャップＥｇはか
なり小さくなっていると考えられる。
高濃度になり、完全に縮退してバンドギャップＥｇはか
なり小さくなっていると考えられる。
ところが、多結晶シリコンのシート抵抗と注入ドーズ量
の関係を調べた結果、ドーズ量２Ｘ１０”／ａｍ’は必
ずしも必要でなく、もっと少ないドーズｍで十分である
ことが解った。そこで、ソース・ドレインの濃度をｌ
Ｏ”／ ｃ ｍ’程度に抑えることにより、第３図に示
すようなＮａｒｒｏｗＧａｐ効果を防いで、本来のＥｇ
を保つことが可能である。ここで、トンネル確率Ｔは、
ポテンシャルバリアの高さＥｇ／２（トラップが禁制帯
の中心にあるとする）に対してＴ ｃｃｅｘｐ（−（Ｅ
ｇ／２）””）の関係を有する依存性を有するものであ
り、リーク電流の減少が可能となる。
の関係を調べた結果、ドーズ量２Ｘ１０”／ａｍ’は必
ずしも必要でなく、もっと少ないドーズｍで十分である
ことが解った。そこで、ソース・ドレインの濃度をｌ
Ｏ”／ ｃ ｍ’程度に抑えることにより、第３図に示
すようなＮａｒｒｏｗＧａｐ効果を防いで、本来のＥｇ
を保つことが可能である。ここで、トンネル確率Ｔは、
ポテンシャルバリアの高さＥｇ／２（トラップが禁制帯
の中心にあるとする）に対してＴ ｃｃｅｘｐ（−（Ｅ
ｇ／２）””）の関係を有する依存性を有するものであ
り、リーク電流の減少が可能となる。
なお、Ｎａｒｒｏｗ Ｇａｐ効果は、不純物濃度の増
加による不純物帯の形成、及び奇瑞ティリング効果によ
るものであり、以下に示すＳｌｏｔｂｏｏｍの式が知ら
れている。
加による不純物帯の形成、及び奇瑞ティリング効果によ
るものであり、以下に示すＳｌｏｔｂｏｏｍの式が知ら
れている。
△Ｅ ＝ ｑ Ｖ ＋ （ξ＋ＦＰ下で）ξ＝１１
Ｎｏ＋Ｎ Ｏ なお、ｖｌ、Ｎｏ、Ｃは定数である。
Ｎｏ＋Ｎ Ｏ なお、ｖｌ、Ｎｏ、Ｃは定数である。
そして、薄膜トランジスタのＯＮ抵抗は、２０にΩ程度
であるので、チャネル幅（Ｗ）／チャネル長（Ｌ）〜１
とすると、シート抵抗は２０にΩ／−以下にする必要が
ある。２０にΩ／口とすると、多結晶シリコンの膜厚８
００人として不純物濃度的５ Ｘ １０ ”ｃ ｍ−”
以上が必要となる。また、不純物濃度を５ Ｘ １０
”ｃ ｍ−’より高くすると非縮退半導体が縮退半導体
となり適当でない。
であるので、チャネル幅（Ｗ）／チャネル長（Ｌ）〜１
とすると、シート抵抗は２０にΩ／−以下にする必要が
ある。２０にΩ／口とすると、多結晶シリコンの膜厚８
００人として不純物濃度的５ Ｘ １０ ”ｃ ｍ−”
以上が必要となる。また、不純物濃度を５ Ｘ １０
”ｃ ｍ−’より高くすると非縮退半導体が縮退半導体
となり適当でない。
次に、第２図は、本発明の他の実施例を示したものであ
る。この実施例においては、チャネル領域２ｃに隣接す
るソース領域２ａ、 ドレイン領域２ｂのチャネル領
域２ｃ近傍を、不純物濃度５×１０ ”ａｍ−”〜５
Ｘ １０ ”ｃｍ−’となしｎ−Ｆｉ２ｄ、２ｅを形成
している。
る。この実施例においては、チャネル領域２ｃに隣接す
るソース領域２ａ、 ドレイン領域２ｂのチャネル領
域２ｃ近傍を、不純物濃度５×１０ ”ａｍ−”〜５
Ｘ １０ ”ｃｍ−’となしｎ−Ｆｉ２ｄ、２ｅを形成
している。
以上、実施例について説明したが、この他に各種の設計
変更が可能であり、例えば上記実施例においては、ソー
ス領域の不純物濃度をも５×１０”ｃｍ−’〜５ Ｘ
Ｉ Ｏ”ａｍ−’としたが、ドレイン領域のみにこの濃
度設定を行った構成としてもよい。
変更が可能であり、例えば上記実施例においては、ソー
ス領域の不純物濃度をも５×１０”ｃｍ−’〜５ Ｘ
Ｉ Ｏ”ａｍ−’としたが、ドレイン領域のみにこの濃
度設定を行った構成としてもよい。
〔発明の効果］
以上の説明から明らかなように、本発明に係るＭｒＳ型
トランジスタにあっては、チャネル領域に隣接する少な
くともドレイン領域側の半導体層の濃度を５ Ｘ ｌ
Ｏ”ｃｍ−’〜５ Ｘ Ｉ Ｏ”ａｍ−’としたことに
より、ドレイン領域の半導体の縮退を防ぎ、キャリアが
トンネルすべきポテンシャルバリアの高さを高くして、
トランジスタのリーク電流を減少させる効果がある。
トランジスタにあっては、チャネル領域に隣接する少な
くともドレイン領域側の半導体層の濃度を５ Ｘ ｌ
Ｏ”ｃｍ−’〜５ Ｘ Ｉ Ｏ”ａｍ−’としたことに
より、ドレイン領域の半導体の縮退を防ぎ、キャリアが
トンネルすべきポテンシャルバリアの高さを高くして、
トランジスタのリーク電流を減少させる効果がある。
また、このため、自由な回路構成が可能となり、液晶デ
イスプレィ等の多結晶シリコン薄膜トランジスタの特徴
を生仕る［Ｃへの応用が可能となる効果がある。
イスプレィ等の多結晶シリコン薄膜トランジスタの特徴
を生仕る［Ｃへの応用が可能となる効果がある。
第１図は本発明に係るＭＩＳ型トランジスタの実施例を
示す断面図、第２図は同他の実施例を示す断面図、第３
図はＮａｒｒｏｗ Ｇａｐ効果を示すエネルギー・ダ
イヤグラム１、第４図は従来例を示す断面図、第５図は
リーク電流を表すグラフ、第６図は液晶デイスプレィの
一画素を示す回路図、第７図は映像信号Ｖｓｉｇと時間
りとの関係を示すグラフ、第８図Ａ及び第８図Ｂは電圧
の状聾を示す等価回路である。 １・・・絶縁基板、２・・・多結晶シリコン薄膜（半導
体層）、２ｂ・・・ドレイン領域、２Ｃ・・・チャネル
領域。 火 施 例 第１図 ヱネルゼ−・ダイヤグラム 第３図 冥 施 例 第２図 促 泉 例 第４図 従 来 刈 第５図 回 路 図 第６図 ブフフ 第７図
示す断面図、第２図は同他の実施例を示す断面図、第３
図はＮａｒｒｏｗ Ｇａｐ効果を示すエネルギー・ダ
イヤグラム１、第４図は従来例を示す断面図、第５図は
リーク電流を表すグラフ、第６図は液晶デイスプレィの
一画素を示す回路図、第７図は映像信号Ｖｓｉｇと時間
りとの関係を示すグラフ、第８図Ａ及び第８図Ｂは電圧
の状聾を示す等価回路である。 １・・・絶縁基板、２・・・多結晶シリコン薄膜（半導
体層）、２ｂ・・・ドレイン領域、２Ｃ・・・チャネル
領域。 火 施 例 第１図 ヱネルゼ−・ダイヤグラム 第３図 冥 施 例 第２図 促 泉 例 第４図 従 来 刈 第５図 回 路 図 第６図 ブフフ 第７図
Claims (1)
- （１）絶縁基板上に形成した半導体層に形成したＭＩＳ
型トランジスタにおいて、 チャネル領域に隣接する少なくともドレイン側の前記半
導体層の不純物濃度を５×１０＾１＾８ｃｍ＾−＾３〜
５×１０＾１＾８ｃｍ＾−＾３としたことを特徴とする
ＭＩＳ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226188A JP3143102B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63226188A JP3143102B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0274077A true JPH0274077A (ja) | 1990-03-14 |
| JP3143102B2 JP3143102B2 (ja) | 2001-03-07 |
Family
ID=16841265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63226188A Expired - Lifetime JP3143102B2 (ja) | 1988-09-09 | 1988-09-09 | Ｍｉｓ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3143102B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04188633A (ja) * | 1990-11-19 | 1992-07-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US8193533B2 (en) | 1997-02-24 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
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| JP5458371B2 (ja) | 2009-03-25 | 2014-04-02 | Ｎｌｔテクノロジー株式会社 | 薄膜トランジスタ、その製造方法、液晶表示パネル及び電子機器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6126264A (ja) * | 1984-07-16 | 1986-02-05 | Canon Inc | 半導体装置の製造方法 |
| JPS62216272A (ja) * | 1987-02-20 | 1987-09-22 | Shunpei Yamazaki | 半導体装置 |
-
1988
- 1988-09-09 JP JP63226188A patent/JP3143102B2/ja not_active Expired - Lifetime
Patent Citations (2)
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| US8193533B2 (en) | 1997-02-24 | 2012-06-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device having thin film transistors |
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| Publication number | Publication date |
|---|---|
| JP3143102B2 (ja) | 2001-03-07 |
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